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8T49N285-996NLGI8: 产品描述PLL/Frequency Synthesis Circuit, PQCC56; 产品类别嵌入式处理器和控制器微控制器和处理器; 文件大小1MB，共67页; 制造商IDT (Integrated Device Technology); 标准

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8T49N285-996NLGI8概述

PLL/Frequency Synthesis Circuit, PQCC56

8T49N285-996NLGI8规格参数

参数名称	属性值
是否Rohs认证	符合
Objectid	8260877985
包装说明	HVQCCN,
Reach Compliance Code	compliant
ECCN代码	EAR99
其他特性	IT ALSO OPERATES AT 3.3V NOMINAL SUPPLY
JESD-30 代码	S-XQCC-N56
JESD-609代码	e3
长度	8 mm
端子数量	56
最高工作温度	85 °C
最低工作温度	-40 °C
最大输出时钟频率	1000 MHz
封装主体材料	UNSPECIFIED
封装代码	HVQCCN
封装形状	SQUARE
封装形式	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）	260
主时钟/晶体标称频率	40 MHz
座面最大高度	1 mm
最大供电电压	2.625 V
最小供电电压	2.375 V
标称供电电压	2.5 V
表面贴装	YES
技术	CMOS
温度等级	INDUSTRIAL
端子面层	Matte Tin (Sn)
端子形式	NO LEAD
端子节距	0.5 mm
端子位置	QUAD
处于峰值回流温度下的最长时间	30
宽度	8 mm
uPs/uCs/外围集成电路类型	CLOCK GENERATOR, PROCESSOR SPECIFIC

文档解析

在设计电路时，考虑芯片的电气特性以确保系统稳定性，需要关注以下几个关键方面：

电源电压（VCC）：确保电源电压在规定的范围内，例如3.3V±5%或2.5V±5%。电源电压的稳定性对于芯片的正常工作至关重要。
输入输出电压（VIH, VIL, VOH, VOL）：根据数据手册中的电平要求，设计输入和输出电路，确保它们在逻辑高（VIH, VOH）和逻辑低（VIL, VOL）电平范围内。
输入输出电流（IIH, IIL, ICO）：设计时要考虑输入和输出电流的要求，包括高电流（IIH）和低电流（IIL）条件下的输入电流，以及输出电流（ICO）。
电源电流（ICC, ICCA）：了解芯片在不同工作条件下的电源电流需求，以确保电源设计能够提供足够的电流。
热设计：根据芯片的热特性和功耗，设计合适的散热方案。包括适当的散热片、热导管或足够的空气流动，以保持芯片在安全的工作温度范围内。
信号完整性：确保信号路径设计满足信号完整性要求，包括阻抗匹配、避免反射和串扰。对于高速信号，可能需要使用阻抗控制的PCB走线。
时钟稳定性：如果芯片依赖于外部时钟源，确保时钟信号的稳定性和精度，可能需要使用高质量的时钟源和适当的时钟分配网络。
电磁兼容性（EMC）：设计时要考虑电磁兼容性，确保电路不会对其他设备产生干扰，同时也不受外部电磁干扰的影响。
布局和布线：合理的PCB布局和布线对于确保电路的稳定性至关重要。避免过长的走线，减少环路面积，以减少噪声和干扰。
保护措施：设计适当的保护电路，如过压保护、过流保护和防静电措施，以防止芯片因意外情况而损坏。
测试和验证：在设计完成后，进行充分的测试和验证，包括功能测试、性能测试和应力测试，确保电路在各种条件下都能稳定工作。

通过综合考虑这些因素，并遵循数据手册中的指导和建议，可以设计出稳定可靠的电路系统。

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FemtoClock

NG Octal Universal

Frequency Translator

8T49N285

Datasheet

Description

The 8T49N285 has a fractional-feedback PLL that can be used as a

jitter attenuator or frequency translator. It is equipped with six integer

and two fractional output dividers, allowing the generation of up to 8

different output frequencies, ranging from 8kHz to 1GHz. Three of

these frequencies are completely independent of each other and the

inputs. The other five are related frequencies. The eight outputs may

select among LVPECL, LVDS, HCSL or LVCMOS output levels.

This functionality makes it ideal to be used in any frequency

translation application, including 1G, 10G, 40G, and 100G

Synchronous Ethernet, OTN, and SONET/SDH, including ITU-T

G.709 (2009) FEC rates. The device may also behave as a frequency

synthesizer.

The 8T49N285 accepts up to two differential or single-ended input

clocks and a crystal input. The PLL can lock to either input clock, but

both input clocks must be related in frequency.

The device supports hitless reference switching between input

clocks. The device monitors both input clocks for Loss of Signal

(LOS). It generates an alarm when an input clock failure is detected.

Automatic and manual hitless reference switching options are

supported. LOS behavior can be set to support gapped or un-gapped

clocks.

The 8T49N285 supports holdover with an initial accuracy of ±50ppB

from the point where the loss of all applicable input reference(s) has

been detected. It maintains a historical average operating point that

may be returned to in holdover at a limited phase slope.

The device places no constraints on input to output frequency

conversion, supporting all FEC rates, including the new revision of

ITU-T Recommendation G.709 (2009), most with 0ppm conversion

error.

The PLL has a register-selectable loop bandwidth from 1.4Hz to

360Hz.

Each output supports individual phase delay settings to allow

output-output alignment.

The device supports Output Enable inputs and Lock, Holdover and

LOS status outputs.

The device is programmable through an I

C interface. It also supports

C master capability to allow the register configuration to be read

from an external EEPROM.

Features

•

Supports SDH/SONET and Synchronous Ethernet clocks

including all FEC rate conversions

<0.3ps RMS typical jitter (including spurs),12kHz to 20MHz

Operating modes: locked to input signal, holdover and free-run

Initial holdover accuracy of ±50ppb

Accepts two LVPECL, LVDS, LVHSTL, HCSL or LVCMOS



input clocks

•

Accepts frequencies ranging from 8kHz up to 875MHz

•

Auto and manual input clock selection with hitless switching

•

Clock input monitoring, including support for gapped clocks

•

Phase-Slope Limiting and Fully Hitless Switching options to

control output phase transients

Operates from a 10MHz to 40MHz fundamental-mode crystal

Generates 8 LVPECL/LVDS/HCSL or 16 LVCMOS output clocks

•

Output frequencies ranging from 8kHz up to 1.0GHz (diff)

•

Output frequencies ranging from 8kHz to 250MHz (LVCMOS)

•

Four General Purpose I/O pins with optional support for status &

control:

•

Four Output Enable control inputs may be mapped to any of the

eight outputs

•

Lock, Holdover & Loss-of-Signal status outputs

•

Open-drain Interrupt pin

Nine programmable PLL loop bandwidth settings from 1.4Hz to

360Hz.

•

Optional Fast Lock function

Programmable output phase delays in steps as small as 16ps

C or via external I

C EEPROM

Bypass clock paths for system tests

Power supply modes

/ V

CCA

/ V

CCO

3.3V / 3.3V / 3.3V

3.3V / 3.3V / 2.5V

3.3V / 3.3V / 1.8V (LVCMOS)

2.5V / 2.5V / 3.3V

2.5V / 2.5V / 2.5V

2.5V / 2.5V / 1.8V (LVCMOS)

-40°C to 85°C ambient operating temperature

Package: 56QFN, lead-free RoHs (6)

Typical Applications

•

OTN or SONET / SDH equipment Line cards (up to OC-192, and

supporting FEC ratios)

OTN de-mapping (Gapped Clock and DCO mode)

Gigabit and Terabit IP switches / routers including support of

Synchronous Ethernet

SyncE (G.8262) applications

Wireless base station baseband

Data communications

100G Ethernet

•

January 31, 2018

8T49N285-996NLGI8相似产品对比

	8T49N285-996NLGI8	8T49N285-996NLGI	8T49N285-998NLGI8	8T49N285A-998NLGI	8T49N285-999NLGI	8T49N285A-999NLGI8
描述	PLL/Frequency Synthesis Circuit, PQCC56	PLL/Frequency Synthesis Circuit, PQCC56	Clock Synthesizer / Jitter Cleaner Universal Frequency Translator	Clock Synthesizer / Jitter Cleaner FemtoClock NG UFT GR.1244 Stratum	Clock Synthesizer / Jitter Cleaner UFT 38.88MHz 11.25Hz 1Byte 2.5V Mix LVDS	Clock Synthesizer / Jitter Cleaner FemtoClock NG UFT GR.1244 Stratum
是否Rohs认证	符合	符合	符合	-	符合	-
包装说明	HVQCCN,	HVQCCN,	VFQFN-56	-	HVQCCN,	-
Reach Compliance Code	compliant	compliant	compliant	-	compliant	-
其他特性	IT ALSO OPERATES AT 3.3V NOMINAL SUPPLY	IT ALSO OPERATES AT 3.3V NOMINAL SUPPLY	IT ALSO OPERATES AT 3.3V NOMINAL SUPPLY	-	IT ALSO OPERATES AT 3.3V NOMINAL SUPPLY	-
JESD-30 代码	S-XQCC-N56	S-XQCC-N56	S-XQCC-N56	-	S-XQCC-N56	-
JESD-609代码	e3	e3	e3	-	e3	-
长度	8 mm	8 mm	8 mm	-	8 mm	-
端子数量	56	56	56	-	56	-
最高工作温度	85 °C	85 °C	85 °C	-	85 °C	-
最低工作温度	-40 °C	-40 °C	-40 °C	-	-40 °C	-
最大输出时钟频率	1000 MHz	1000 MHz	1000 MHz	-	1000 MHz	-
封装主体材料	UNSPECIFIED	UNSPECIFIED	UNSPECIFIED	-	UNSPECIFIED	-
封装代码	HVQCCN	HVQCCN	HVQCCN	-	HVQCCN	-
封装形状	SQUARE	SQUARE	SQUARE	-	SQUARE	-
封装形式	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	-	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	-
峰值回流温度（摄氏度）	260	260	260	-	260	-
主时钟/晶体标称频率	40 MHz	40 MHz	40 MHz	-	40 MHz	-
座面最大高度	1 mm	1 mm	1 mm	-	1 mm	-
最大供电电压	2.625 V	2.625 V	2.625 V	-	2.625 V	-
最小供电电压	2.375 V	2.375 V	2.375 V	-	2.375 V	-
标称供电电压	2.5 V	2.5 V	2.5 V	-	2.5 V	-
表面贴装	YES	YES	YES	-	YES	-
技术	CMOS	CMOS	CMOS	-	CMOS	-
温度等级	INDUSTRIAL	INDUSTRIAL	INDUSTRIAL	-	INDUSTRIAL	-
端子面层	Matte Tin (Sn)	Matte Tin (Sn)	Matte Tin (Sn)	-	Matte Tin (Sn)	-
端子形式	NO LEAD	NO LEAD	NO LEAD	-	NO LEAD	-
端子节距	0.5 mm	0.5 mm	0.5 mm	-	0.5 mm	-
端子位置	QUAD	QUAD	QUAD	-	QUAD	-
处于峰值回流温度下的最长时间	30	30	30	-	30	-
宽度	8 mm	8 mm	8 mm	-	8 mm	-
uPs/uCs/外围集成电路类型	CLOCK GENERATOR, PROCESSOR SPECIFIC	CLOCK GENERATOR, PROCESSOR SPECIFIC	CLOCK GENERATOR, PROCESSOR SPECIFIC	-	CLOCK GENERATOR, PROCESSOR SPECIFIC	-

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