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ASM5CVF857-40QT: 产品描述PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), QFN-40; 产品类别逻辑逻辑; 文件大小225KB，共15页; 制造商PulseCore Semiconductor Corporation

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ASM5CVF857-40QT概述

PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), QFN-40

ASM5CVF857-40QT规格参数

参数名称	属性值
包装说明	QFN-40
Reach Compliance Code	unknown
输入调节	DIFFERENTIAL
JESD-30 代码	S-XQCC-N40
JESD-609代码	e0
长度	6 mm
逻辑集成电路类型	PLL BASED CLOCK DRIVER
功能数量	1
反相输出次数
端子数量	40
实输出次数	10
最高工作温度	85 °C
最低工作温度
输出特性	3-STATE
封装主体材料	UNSPECIFIED
封装代码	HVQCCN
封装形状	SQUARE
封装形式	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）	NOT SPECIFIED
认证状态	Not Qualified
Same Edge Skew-Max（tskwd）	0.06 ns
座面最大高度	0.9 mm
最大供电电压 (Vsup)	2.7 V
最小供电电压 (Vsup)	2.3 V
标称供电电压 (Vsup)	2.5 V
表面贴装	YES
温度等级	OTHER
端子面层	TIN LEAD
端子形式	NO LEAD
端子节距	0.5 mm
端子位置	QUAD
处于峰值回流温度下的最长时间	NOT SPECIFIED
宽度	6 mm
最小 fmax	220 MHz
Base Number Matches	1

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August 2004

rev 1.2

2.5V Wide-Range Frequency Clock Driver (60MHz

– 200MHz)

ASM5CVF857

condition and perform the same low power features as

Features

•

Low skew; low jitter PLL clock driver.

1 to 10 differential clock distribution (SSTL_2).

Feedback pins for input to output synchronization.

PDB for power management.

Spread spectrum tolerant inputs.

Auto-PD when input signal removed.

Choice of static phase offset for easy board tuning:

• -XXX = device pattern number for options listed

below:

• PCV857-025 - 0 ps

• PCV857-1300 - +50 ps

and when the PDB input is low. When the input

frequency increases to greater than approximately

20MHz, the PLL will be turned back on, the inputs and

outputs will be enabled, and the PLL will obtain phase

lock between the feedback clock pair (FB_INT,

FB_INC) and the input clock pair (CLK_INT, CLK_INC).

The PLL in the ASM5CVF857 clock driver uses the

input clocks (CLK_INT, CLKINC) and the feedback

clocks (FB_INT, FB_INC) to provide high-performance,

low-skew, low-jitter output differential clocks (CLKT[0:9],

CLKC[0:9]). ASM5CVF857 is also able to track spread

spectrum clock (SSC) for reduced EMI.

Product Description

This PLL clock buffer is designed for a V

of 2.5V,

of 2.5V and differential data input a

nd output

ASM5CVF857 is characterized for operation from 0°C

to 85°C.

levels.

ASM5CVF857 is a zero-delay buffer that

Applications

•

DDR Memory Modules / Zero Delay Board Fan

Out.

Provides complete DDR DIMM logic solution with

ASM4SSTVF16857, ASM4SSTVF16859 &

ASM4SSTVF32852.

distributes a differential clock input pair (CLK_INT,

CLK_INC) to ten differential pairs of clock outputs

(CLKT[0:9], CLKC[0:9]) and one differential

pair

feedback clock output (FB_OUT, FB_OUTC). The clock

outputs are controlled by the input clocks (CLK_INT,

CLKINC), the feedback clocks (FB_INT, FB_INC), the

2,5V LVCMOS input (PDB), and the analog power input

(AV

). When input (PDB) is low while power is applied,

the receivers are disabled, the PLL is turned off, and

the differential clock outputs are tri-stated. When AV

is grounded, the PLL is turned off and bypassed for test

purposes.

Specifications

•

Meets PC3200 specification for DDR-I 400 support.

Covers all DDRI speed grades.

Switching Characteristics

When the input frequency is less than the operating

frequency of the PLL, approximately 20MHz, the device

will enter a low power mode. An input frequency

detection circuit on the differential inputs, independent

from the input buffers, will detect the low frequency

•

CYCLE-CYCLE jitter : <50ps.

OUT-OUTPUT skew: <40ps.

Period jitter: ±30ps.

2.5V Wide-Range Frequency Clock Driver (60 MHz

– 200 MHz)

Notice: The information in this document is subject to change without notice.

1 of 15

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	ASM5CVF857-40QT	ASM5CVF857-48TR	ASM5CVF857-40QR	ASM5CVF857-48VT	ASM5CVF857-56BT	ASM5CVF857-48TT	ASM5CVF857-56BR	ASM5CVF857-48VR
描述	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), QFN-40	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 MM, 0.50 MM PITCH, TSSOP-48	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), QFN-40	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), PDSO48, 4.40 MM, 0.40 MM PITCH, TVSOP-48	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), PBGA56, BGA-56	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 MM, 0.50 MM PITCH, TSSOP-48	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), PBGA56, BGA-56	PLL Based Clock Driver, 10 True Output(s), 0 Inverted Output(s), PDSO48, 4.40 MM, 0.40 MM PITCH, TVSOP-48
包装说明	QFN-40	6.10 MM, 0.50 MM PITCH, TSSOP-48	QFN-40	4.40 MM, 0.40 MM PITCH, TVSOP-48	BGA-56	6.10 MM, 0.50 MM PITCH, TSSOP-48	BGA-56	4.40 MM, 0.40 MM PITCH, TVSOP-48
Reach Compliance Code	unknown	unknown	unknown	unknown	unknown	unknown	unknown	unknown
输入调节	DIFFERENTIAL	DIFFERENTIAL	DIFFERENTIAL	DIFFERENTIAL	DIFFERENTIAL	DIFFERENTIAL	DIFFERENTIAL	DIFFERENTIAL
JESD-30 代码	S-XQCC-N40	R-PDSO-G48	S-XQCC-N40	R-PDSO-G48	R-PBGA-B56	R-PDSO-G48	R-PBGA-B56	R-PDSO-G48
JESD-609代码	e0	e0	e0	e0	e0	e0	e0	e0
长度	6 mm	12.5 mm	6 mm	9.7 mm	7 mm	12.5 mm	7 mm	9.7 mm
逻辑集成电路类型	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER	PLL BASED CLOCK DRIVER
功能数量	1	1	1	1	1	1	1	1
端子数量	40	48	40	48	56	48	56	48
实输出次数	10	10	10	10	10	10	10	10
最高工作温度	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C	85 °C
输出特性	3-STATE	3-STATE	3-STATE	3-STATE	3-STATE	3-STATE	3-STATE	3-STATE
封装主体材料	UNSPECIFIED	PLASTIC/EPOXY	UNSPECIFIED	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	HVQCCN	TSSOP	HVQCCN	TSSOP	FBGA	TSSOP	FBGA	TSSOP
封装形状	SQUARE	RECTANGULAR	SQUARE	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR
封装形式	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	GRID ARRAY, FINE PITCH	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	GRID ARRAY, FINE PITCH	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified
Same Edge Skew-Max（tskwd）	0.06 ns	0.06 ns	0.06 ns	0.06 ns	0.06 ns	0.06 ns	0.06 ns	0.06 ns
最大供电电压 (Vsup)	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V
最小供电电压 (Vsup)	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V
标称供电电压 (Vsup)	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V
表面贴装	YES	YES	YES	YES	YES	YES	YES	YES
温度等级	OTHER	OTHER	OTHER	OTHER	OTHER	OTHER	OTHER	OTHER
端子面层	TIN LEAD	TIN LEAD	TIN LEAD	TIN LEAD	TIN LEAD	TIN LEAD	TIN LEAD	TIN LEAD
端子形式	NO LEAD	GULL WING	NO LEAD	GULL WING	BALL	GULL WING	BALL	GULL WING
端子节距	0.5 mm	0.5 mm	0.5 mm	0.4 mm	0.65 mm	0.5 mm	0.65 mm	0.4 mm
端子位置	QUAD	DUAL	QUAD	DUAL	BOTTOM	DUAL	BOTTOM	DUAL
处于峰值回流温度下的最长时间	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
宽度	6 mm	6.1 mm	6 mm	4.4 mm	4.5 mm	6.1 mm	4.5 mm	4.4 mm
最小 fmax	220 MHz	220 MHz	220 MHz	220 MHz	220 MHz	220 MHz	220 MHz	220 MHz
Base Number Matches	1	1	1	1	1	1	1	1
座面最大高度	0.9 mm	1.2 mm	0.9 mm	1.2 mm	-	1.2 mm	-	1.2 mm

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