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V58C2512804SELJ4I

产品描述DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60,
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文件大小1MB,共60页
制造商ProMOS Technologies Inc
标准
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V58C2512804SELJ4I概述

DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60,

V58C2512804SELJ4I规格参数

参数名称属性值
是否Rohs认证符合
Objectid114797836
包装说明BGA, BGA60,9X12,40/32
Reach Compliance Codecompliant
Country Of OriginMainland China
ECCN代码EAR99
YTEOL2
最长访问时间0.7 ns
最大时钟频率 (fCLK)250 MHz
I/O 类型COMMON
交错的突发长度2,4,8
JESD-30 代码R-PBGA-B60
内存密度536870912 bit
内存集成电路类型DDR1 DRAM
内存宽度8
端子数量60
字数67108864 words
字数代码64000000
最高工作温度85 °C
最低工作温度-40 °C
组织64MX8
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码BGA
封装等效代码BGA60,9X12,40/32
封装形状RECTANGULAR
封装形式GRID ARRAY
电源2.5 V
认证状态Not Qualified
刷新周期8192
连续突发长度2,4,8
最大待机电流0.01 A
最大压摆率0.295 mA
标称供电电压 (Vsup)2.5 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子形式BALL
端子节距0.8 mm
端子位置BOTTOM

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V58C2512(804/164)SE
HIGH PERFORMANCE 512 Mbit DDR SDRAM
4 BANKS X 16Mbit X 8 (804)
4 BANKS X 8Mbit X 16 (164)
PRELIMINARY
4
DDR500
Clock Cycle Time (t
CK2
)
Clock Cycle Time (t
CK2.5
)
Clock Cycle Time (t
CK3
)
System Frequency (f
CK max
)
-
-
4ns
250 MHz
5
DDR400
7.5ns
6ns
5ns
200 MHz
6
DDR333
7.5ns
6ns
-
166 MHz
75
DDR266
-
7.5ns
-
133 MHz
Features
-
-
-
-
-
-
Description
The V58C2512(804/164)SE is a four bank DDR DRAM
organized as 4 banks x 16Mbit x 8 (804), 4 banks x 8Mbit x
16 (164). The V58C2512(804/164)SE achieves high
speed data transfer rates by employing a chip architec-
ture that prefetches multiple bits and then synchronizes
the output data to a system clock.
All of the control, address, circuits are synchronized
with the positive edge of an externally supplied clock. I/O
transactions are occurring on both edges of DQS.
Operating the four memory banks in an interleaved
fashion allows random access operation to occur at a
higher rate than is possible with standard DRAMs. A se-
quential and gapless data rate is possible depending on
burst length, CAS latency and speed grade of the device.
-
-
-
-
-
-
-
-
-
-
-
-
-
High speed data transfer rates with system frequency
up to 250MHz
Data Mask for Write Control
Four Banks controlled by BA0 & BA1
Programmable CAS Latency: 2, 2.5, 3
Programmable Wrap Sequence: Sequential
or Interleave
Programmable Burst Length:
2, 4, 8 for Sequential Type
2, 4, 8 for Interleave Type
Automatic and Controlled Precharge Command
Power Down Mode
Auto Refresh and Self Refresh
Refresh Interval: 8192 cycles/64 ms
Available in 60 Ball FBGA and 66 Pin TSOP II
SSTL-2 Compatible I/Os
Double Data Rate (DDR)
Bidirectional Data Strobe (DQS) for input and output
data, active on both edges
On-Chip DLL aligns DQ and DQs transitions with CK
transitions
Differential clock inputs CK and CK
Power Supply 2.5V ± 0.2V
tRAS lockout supported
Concurrent auto precharge option is supported
Device Usage Chart
Operating
Temperature
Range
0°C to 70°C
-40°C to 85°C
Package Outline
JEDEC 66 TSOP II
60 FBGA
CK Cycle Time (ns)
-4
Power
-75
-5
-6
Std.
L
Temperature
Mark
Blank
I
V58C2512(804/164)SE Rev.1.0 January 2014
1
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