2GB, 4GB (x72, ECC, DR) 240-Pin DDR2 SDRAM VLP RDIMM
Features
DDR2 SDRAM VLP RDIMM
MT36HVS25672(P) – 2GB
MT36HVS51272(P) – 4GB
For component data sheets, refer to Micron’s Web site:
www.micron.com
Features
• Conforms to ATCA form factor
• 240-pin, very low profile registered dual in-line
memory module (VLP RDIMM)
• Fast data transfer rates: PC2-4200, PC2-5300, or
PC2-6400
• Supports ECC error detection and correction
• V
DD
= V
DD
Q = +1.8V
• V
DDSPD
= +1.7V to +3.6V
• JEDEC-standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
• 4n-bit prefetch architecture
• Dual rank
• Multiple internal device banks for concurrent
operation
• Programmable CAS# latency (CL)
• Posted CAS# additive latency (AL)
• WRITE latency = READ latency - 1
t
CK
• Programmable burst lengths (BL): 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
Figure 1:
240-Pin VLP RDIMM
(ATCA Form Factor)
PCB height: 17.9mm (0.705in)
Options
Marking
• Parity
P
1
• Operating temperature
–
Commercial (0°C
≤
T
A
≤
+70°C)
None
–
Industrial (–40°C
≤
T
A
≤
+85°C)
I
• Package
–
240-pin DIMM (Pb-free)
Y
• Frequency/CAS latency
2
–
2.5ns @ CL = 5 (DDR2-800)
-80E
–
2.5ns @ CL = 6 (DDR2-800)
-800
–
3.0ns @ CL = 5 (DDR2-667)
-667
–
3.75ns @ CL = 4 (DDR2-533)
3
-53E
• PCB height
–
17.9mm (0.705in)
Notes: 1. Contact Micron for industrial temperature
module offerings.
2. CL = CAS (READ) latency; registered mode
will add one clock cycle to CL.
3. Not recommended for new designs.
Table 1:
Speed
Grade
-80E
-800
-667
-53E
Key Timing Parameters
Industry
Nomenclature
PC2-6400
PC2-6400
PC2-5300
PC2-4200
Data Rate (MT/s)
CL = 6
–
800
–
–
CL = 5
800
667
667
–
CL = 4
533
533
533
533
CL = 3
–
–
400
400
t
RCD
t
RP
t
RC
(ns)
12.5
15
15
15
(ns)
12.5
15
15
15
(ns)
55
55
55
55
PDF: 09005aef826947c6/Source: 09005aef825e878c
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1
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©2006 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
2GB, 4GB (x72, ECC, DR) 240-Pin DDR2 SDRAM VLP RDIMM
Features
Table 2:
Parameter
Refresh count
Row address
Device bank address
Device page size per bank
Device configuration
Column address
Module rank address
Addressing
2GB
8K
16K (A0–A13)
4 (BA0, BA1)
1KB
1Gb TwinDie™ (256 Meg x 4)
2K (A0–A9, A11)
2 (S0#, S1#)
4GB
8K
16K (A0–A13)
8 (BA0–BA2)
1KB
2Gb TwinDie™ (512 Meg x 4)
2K (A0–A9, A11)
2 (S0#, S1#)
Table 3:
Part Numbers and Timing Parameters – 2GB Modules
Base device: MT47H256M4THK,
1
1Gb TwinDie™ DDR2 SDRAM
Module
Density
2GB
2GB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
Clock Cycles
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
Part Number
,2
MT36HVS25672(P)Y-667__
MT36HVS25672(P)Y-53E__
Configuration
256 Meg x 72
256 Meg x 72
Table 4:
Part Numbers and Timing Parameters – 4GB Modules
Base device: MT47H512M4THN,
1
2Gb TwinDie™ DDR2 SDRAM
Part
Number
,2
Module
Density
4GB
4GB
4GB
4GB
Configuration
512 Meg x 72
512 Meg x 72
512 Meg x 72
512 Meg x 72
Module
Bandwidth
6.2 GB/s
6.2 GB/s
5.3 GB/s
4.3 GB/s
Memory Clock/
Data Rate
2.5ns/800 MT/s
2.5ns/800 MT/s
3.0ns/667 MT/s
3.75ns/533 MT/s
Clock Cycles
(CL-
t
RCD-
t
RP)
5-5-5
6-6-6
5-5-5
4-4-4
MT36HVS51272(P)Y-80E__
MT36HVS51272(P)Y-800__
MT36HVS51272(P)Y-667__
MT36HVS51272(P)Y-53E__
Notes:
1. Data sheets for the base devices can be found on Micron’s Web site.
2. All part numbers end with a two-place code (not shown), designating component and PCB
revisions. Consult factory for current revision codes. Example: MT36HVS25672PY-667D1.
PDF: 09005aef826947c6/Source: 09005aef825e878c
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2GB, 4GB (x72, ECC, DR) 240-Pin DDR2 SDRAM VLP RDIMM
Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 5:
Pin Assignments
240-Pin VLP RDIMM Front
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
31
32
33
34
35
36
37
38
DQ19
V
SS
DQ24
DQ25
V
SS
DQS3#
DQS3
V
SS
61
62
63
64
65
66
67
68
3
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
A4
V
DD
Q
A2
V
DD
V
SS
V
SS
V
DD
NC/
P
AR
_I
N
V
DD
A10
BA0
V
DD
Q
WE#
CAS#
V
DD
Q
S1#
ODT1
V
DD
Q
V
SS
DQ32
DQ33
V
SS
DQS4#
DQS4
V
SS
DQ34
DQ35
V
SS
DQ40
DQ41
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
V
SS
DQS5#
DQS5
V
SS
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
SA2
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DQS7#
DQS7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
240-Pin VLP RDIMM Back
Pin Symbol Pin Symbol Pin Symbol Pin
121
122
123
124
125
126
127
128
V
SS
DQ4
DQ5
V
SS
DQS9
DQS9#
V
SS
DQ6
151
V
SS
152 DQ28
153 DQ29
154
V
SS
155 DQS12
156 DQS12#
157
V
SS
158 DQ30
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
V
DD
Q
A3
A1
V
DD
CK0
CK0#
V
DD
A0
V
DD
BA1
V
DD
Q
RAS#
S0#
V
DD
Q
ODT0
A13
V
DD
V
SS
DQ36
DQ37
V
SS
DQS13
DQS13#
V
SS
DQ38
DQ39
V
SS
DQ44
DQ45
V
SS
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
Symbol
DQS14
DQS14#
V
SS
DQ46
DQ47
V
SS
DQ52
DQ53
V
SS
RFU
RFU
V
SS
DQS15
DQS15#
V
SS
DQ54
DQ55
V
SS
DQ60
DQ61
V
SS
DQS16
DQS16#
V
SS
DQ62
DQ63
V
SS
V
DDSPD
SA0
SA1
DQ2
39
DQ26
DQ3
40
DQ27
V
SS
41
V
SS
DQ8
42
CB0
DQ9
43
CB1
V
SS
44
V
SS
DQS1# 45 DQS8#
DQS1
46
DQS8
V
SS
47
V
SS
RESET# 48
CB2
NC
49
CB3
V
SS
50
V
SS
DQ10
51
V
DD
Q
DQ11
52
CKE0
V
SS
53
V
DD
1
NC/BA2
DQ16 54
DQ17 55
2
NC/
E
RR
_O
UT
56
V
DD
Q
V
SS
DQS2# 57
A11
DQS2
58
A7
V
SS
59
V
DD
DQ18
60
A5
Notes:
129
DQ7
159 DQ31
130
V
SS
160
V
SS
131 DQ12 161
CB4
132 DQ13 162
CB5
133
V
SS
163
V
SS
134 DQS10 164 DQS17
135 DQS10# 165 DQS17#
136
V
SS
166
V
SS
137
RFU
167
CB6
138
RFU
168
CB7
139
V
SS
169
V
SS
140 DQ14 170 V
DD
Q
141 DQ15 171 CKE1
142
V
SS
172
V
DD
143 DQ20 173
A14
144 DQ21 174
A15
145
V
SS
175 V
DD
Q
146 DQS11 176
147 DQS11# 177
148
V
SS
178
149 DQ22 179
150 DQ23 180
A12
A9
V
DD
A8
A6
1. Pin 54 is NC for 1GB and BA2 for 2GB.
2. Pin 55 is NC for nonparity and E
RR
_O
UT
for parity.
3. Pin 68 is NC for nonparity and P
AR
_I
N
for parity.
PDF: 09005aef826947c6/Source: 09005aef825e878c
HVS36C256_512x72.fm - Rev. B 7/07 EN
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Pin Assignments and Descriptions
Table 6:
Symbol
ODT0, ODT1
Pin Descriptions
Type
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Description
On-die termination:
ODT (registered HIGH) enables termination resistance internal to
the DDR2 SDRAM. When enabled, ODT is only applied to the following pins: DQ, DQS,
DQS#, and CB. The ODT input will be ignored if disabled via the LOAD MODE command.
Clock:
CK and CK# are differential clock inputs. All address and control input signals are
sampled on the crossing of the positive edge of CK and the negative edge of CK#. Output
data (DQs and DQS/DQS#) is referenced to the crossings of CK and CK#.
Clock enable:
CKE (registered HIGH) activates and CKE (registered LOW) deactivates
clocking circuitry on the DDR2 SDRAM.
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the command
decoder.
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being
entered.
Bank address inputs:
BA0–BA2 define the device bank to which an ACTIVE, READ,
WRITE, or PRECHARGE command is being applied. BA0–BA2 define which mode register,
including MR, EMR, EMR(2), and EMR(3), is loaded during the LOAD MODE command.
BA0, BA1 (2GB), BA0–BA2 (4GB)
Address inputs:
Provide the row address for ACTIVE commands, and the column address
and auto precharge bit (A10) for READ/WRITE commands, to select one location out of the
memory array in the respective bank. A10 sampled during a PRECHARGE command
determines whether the PRECHARGE applies to one device bank (A10 LOW, device bank
selected by BA0–BA2) or all device banks (A10 HIGH). The address inputs also provide the
op-code during a LOAD MODE command. A14–A15 are connected for parity.
Parity bit for the address and control bus.
Serial clock for presence-detect:
SCL is used to synchronize the presence-detect data
transfer to and from the module.
Presence-detect address inputs:
These pins are used to configure the presence-detect
device.
Registered outputs are asynchronously forced LOW when RESET# is LOW. This signal can
be used during power-up to ensure that CKE is LOW and DQs are High-Z.
Data strobe:
Output with read data, input with write data for source synchronous
operation. Edge-aligned with read data, center-aligned with write data. DQS# is only used
when differential data strobe mode is enabled via the LOAD MODE command.
Data input/output:
Bidirectional data bus.
Check bits.
Serial presence-detect data:
SDA is a bidirectional pin used to transfer addresses and
data into and out of the presence-detect portion of the module.
CK0, CK0#
CKE0, CKE1
S0#, S1#
RAS#, CAS#,
WE#
BA0–BA2
A0–A13
Input
(SSTL_18)
P
AR
_I
N
SCL
SA0–SA2
RESET#
DQS0–DQS17,
DQS0#–DQS17#
DQ0–DQ63
CB0–CB7
SDA
E
RR
_O
UT
V
DD
V
DD
Q
V
REF
V
SS
V
DDSPD
NC
RFU
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
Input
(LVCMOS)
I/O
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
Output
Parity error found on the address and control bus.
(open drain)
Supply
Supply
Supply
Supply
Supply
–
–
Power supply:
1.8V ±0.1V.
DQ power supply:
1.8V ±0.1V.
SSTL_18 reference voltage (V
DD
/2).
Ground.
Serial EEPROM positive power supply:
+1.7V to +3.6V.
No connect:
These pins should be left unconnected.
Reserved for future use.
PDF: 09005aef826947c6/Source: 09005aef825e878c
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Functional Block Diagram
Functional Block Diagram
Figure 2:
Functional Block Diagram
V
SS
RS0#
RS1#
DQS0
DQS0#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQS9
DQS9#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ0
DQ1
DQ2
DQ3
DQS1
DQS1#
DQ
DQ
DQ
DQ
U1b
DQ
DQ
DQ
DQ
U1t
DQ4
DQ5
DQ6
DQ7
DQS10
DQS10#
DQ
DQ
DQ
DQ
U22b
DQ
DQ
DQ
DQ
U22t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ8
DQ9
DQ10
DQ11
DQS2
DQS2#
DQ
DQ
DQ
DQ
U2b
DQ
DQ
DQ
DQ
U2t
DQ12
DQ13
DQ14
DQ15
DQS11
DQS11#
DQ
DQ
DQ
DQ
U21b
DQ
DQ
DQ
DQ
U21t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ16
DQ17
DQ18
DQ19
DQS3
DQS3#
DQ
DQ
DQ
DQ
U3b
DQ
DQ
DQ
DQ
U3t
DQ20
DQ21
DQ22
DQ23
DQS12
DQS12#
DQ
DQ
DQ
DQ
U20b
DQ
DQ
DQ
DQ
U20t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ24
DQ25
DQ26
DQ27
DQS4
DQS4#
DQ
DQ
DQ
DQ
U4b
DQ
DQ
DQ
DQ
U4t
DQ28
DQ29
DQ30
DQ31
DQS13
DQS13#
DQ
DQ
DQ
DQ
U19b
DQ
DQ
DQ
DQ
U19t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ32
DQ33
DQ34
DQ35
DQS5
DQS5#
DQ
DQ
DQ
DQ
U8b
DQ
DQ
DQ
DQ
U8t
DQ36
DQ37
DQ38
DQ39
DQS14
DQS14#
DQ
DQ
DQ
DQ
U16b
DQ
DQ
DQ
DQ
U16t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ40
DQ41
DQ42
DQ43
DQS6
DQS6#
DQ
DQ
DQ
DQ
U9b
DQ
DQ
DQ
DQ
U9t
DQ44
DQ45
DQ46
DQ47
DQS15
DQS15#
DQ
DQ
DQ
DQ
U15b
DQ
DQ
DQ
DQ
U15t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ48
DQ49
DQ50
DQ51
DQS7
DQS7#
DQ
DQ
DQ
DQ
U10b
DQ
DQ
DQ
DQ
U10t
DQ52
DQ53
DQ54
DQ55
DQS16
DQS16#
DQ
DQ
DQ
DQ
U14b
DQ
DQ
DQ
DQ
U14t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ56
DQ57
DQ58
DQ59
DQS8
DQS8#
DQ
DQ
DQ
DQ
U11b
DQ
DQ
DQ
DQ
U11t
DQ60
DQ61
DQ62
DQ63
DQS17
DQS17#
DQ
DQ
DQ
DQ
U13b
DQ
DQ
DQ
DQ
U13t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
CB0
CB1
CB2
CB3
DQ
DQ
DQ
DQ
U5b
DQ
DQ
DQ
DQ
U5t
CB4
CB5
CB6
CB7
DQ
DQ
DQ
DQ
U18b
DQ
DQ
DQ
DQ
U18t
Rank 0 = U1b–U5b, U8b–U11b, U13b–U16b, U18b–U22b
Rank 1 = U1t–U5t, U8t–U11t, U13t–U16t, U18t–U22t
U6
PLL
RESET#
U7, U17
S0#
S1#
BA0–BA2
A0–A15
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
P
AR
_I
N
RESET#
RS0#: Rank 0
RS1#: Rank 1
RBA0–RBA1/RBA2: DDR2 SDRAM
RA0–RA13: DDR2 SDRAM
RRAS#: DDR2 SDRAM
RCAS#: DDR2 SDRAM
RWE#: DDR2 SDRAM
RCKE0: Rank 0
RCKE1: Rank 1
RODT0: Rank 0
RODT1: Rank 1
E
RR
_O
UT
CK0
CK0#
R
e
g
i
s
t
e
r
s
U12
SCL
SPD EEPROM
WP A0 A1
A2
SDA
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
Register x 2
V
SS
SA0 SA1 SA2
V
DDSPD
V
DD
/V
DD
Q
V
REF
SPD EEPROM
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM
V
SS
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