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EP1C12F256C7N: 产品描述fpga - field programmable gate array fpga - cyclone I 1206 labs 185 ios; 产品类别可编程逻辑器件可编程逻辑; 文件大小2MB，共385页; 制造商Altera (Intel); 标准

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EP1C12F256C7N概述

fpga - field programmable gate array fpga - cyclone I 1206 labs 185 ios

EP1C12F256C7N规格参数

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
厂商名称	Altera (Intel)
零件包装代码	BGA
包装说明	17 X 17 MM, 1.00 MM PITCH, FBGA-256
针数	256
Reach Compliance Code	unknow
ECCN代码	3A991
最大时钟频率	320 MHz
JESD-30 代码	S-PBGA-B256
JESD-609代码	e1
长度	17 mm
湿度敏感等级	3
可配置逻辑块数量	12060
输入次数	249
逻辑单元数量	12060
输出次数	185
端子数量	256
最高工作温度	85 °C
最低工作温度
组织	12060 CLBS
封装主体材料	PLASTIC/EPOXY
封装代码	BGA
封装等效代码	BGA256,16X16,40
封装形状	SQUARE
封装形式	GRID ARRAY
峰值回流温度（摄氏度）	260
电源	1.5,1.5/3.3 V
可编程逻辑类型	FIELD PROGRAMMABLE GATE ARRAY
认证状态	Not Qualified
座面最大高度	2.2 mm
最大供电电压	1.575 V
最小供电电压	1.425 V
标称供电电压	1.5 V
表面贴装	YES
技术	CMOS
温度等级	OTHER
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL
端子节距	1 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	40
宽度	17 mm

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Cyclone Device Handbook, Volume 1

Preliminary Information

101 Innovation Drive

San Jose, CA 95134

www.altera.com

C5V1-2.4

Contents

Chapter Revision Dates ........................................................................... xi

About this Handbook ............................................................................. xiii

How to Find Information ..................................................................................................................... xiii

How to Contact Altera .......................................................................................................................... xiii

Typographic Conventions .................................................................................................................... xiv

Section I. Cyclone FPGA Family Data Sheet

Revision History .................................................................................................................................... 2–1

Chapter 1. Introduction

Introduction ............................................................................................................................................ 1–1

Features ................................................................................................................................................... 1–1

Document Revision History ................................................................................................................. 1–3

Chapter 2. Cyclone Architecture

Functional Description .......................................................................................................................... 2–1

Logic Array Blocks ................................................................................................................................ 2–3

LAB Interconnects ............................................................................................................................ 2–3

LAB Control Signals ......................................................................................................................... 2–4

Logic Elements ....................................................................................................................................... 2–5

LUT Chain and Register Chain ...................................................................................................... 2–7

addnsub Signal ................................................................................................................................. 2–7

LE Operating Modes ........................................................................................................................ 2–7

MultiTrack Interconnect ..................................................................................................................... 2–12

Embedded Memory ............................................................................................................................. 2–18

Memory Modes ............................................................................................................................... 2–18

Parity Bit Support ........................................................................................................................... 2–20

Shift Register Support .................................................................................................................... 2–20

Memory Configuration Sizes ........................................................................................................ 2–21

Byte Enables .................................................................................................................................... 2–23

Control Signals and M4K Interface .............................................................................................. 2–23

Independent Clock Mode .............................................................................................................. 2–25

Input/Output Clock Mode ........................................................................................................... 2–25

Read/Write Clock Mode ............................................................................................................... 2–28

Single-Port Mode ............................................................................................................................ 2–29

Global Clock Network and Phase-Locked Loops ........................................................................... 2–29

Global Clock Network ................................................................................................................... 2–29

Altera Corporation

iii

Preliminary

Cyclone Device Handbook, Volume 1

Dual-Purpose Clock Pins .............................................................................................................. 2–31

Combined Resources ..................................................................................................................... 2–31

PLLs .................................................................................................................................................. 2–32

Clock Multiplication and Division .............................................................................................. 2–35

External Clock Inputs .................................................................................................................... 2–36

External Clock Outputs ................................................................................................................. 2–36

Clock Feedback ............................................................................................................................... 2–37

Phase Shifting ................................................................................................................................. 2–37

Lock Detect Signal .......................................................................................................................... 2–37

Programmable Duty Cycle ........................................................................................................... 2–38

Control Signals ................................................................................................................................ 2–38

I/O Structure ........................................................................................................................................ 2–39

External RAM Interfacing ............................................................................................................. 2–46

DDR SDRAM and FCRAM ........................................................................................................... 2–46

Programmable Drive Strength ..................................................................................................... 2–49

Open-Drain Output ........................................................................................................................ 2–50

Slew-Rate Control .......................................................................................................................... 2–51

Bus Hold .......................................................................................................................................... 2–51

Programmable Pull-Up Resistor .................................................................................................. 2–51

Advanced I/O Standard Support ................................................................................................ 2–52

LVDS I/O Pins ................................................................................................................................ 2–54

MultiVolt I/O Interface ................................................................................................................. 2–54

Power Sequencing and Hot Socketing ............................................................................................. 2–55

Referenced Documents ....................................................................................................................... 2–56

Document Revision History ............................................................................................................... 2–56

Chapter 3. Configuration and Testing

IEEE Std. 1149.1 (JTAG) Boundary Scan Support .............................................................................

SignalTap II Embedded Logic Analyzer ............................................................................................

Configuration .........................................................................................................................................

Operating Modes ..............................................................................................................................

Configuration Schemes ...................................................................................................................

Referenced Documents .........................................................................................................................

Document Revision History .................................................................................................................

3–1

3–5

3–6

3–7

Chapter 4. DC and Switching Characteristics

Operating Conditions ........................................................................................................................... 4–1

Power Consumption ............................................................................................................................. 4–8

Timing Model ......................................................................................................................................... 4–9

Preliminary and Final Timing ........................................................................................................ 4–9

Performance .................................................................................................................................... 4–10

Internal Timing Parameters .......................................................................................................... 4–11

External Timing Parameters ......................................................................................................... 4–15

External I/O Delay Parameters .................................................................................................... 4–21

Maximum Input and Output Clock Rates .................................................................................. 4–27

PLL Timing ...................................................................................................................................... 4–29

Referenced Document ......................................................................................................................... 4–31

Preliminary

Altera Corporation

Contents

Document Revision History ............................................................................................................... 4–31

Chapter 5. Reference and Ordering Information

Software ..................................................................................................................................................

Device Pin-Outs .....................................................................................................................................

Ordering Information ...........................................................................................................................

Referenced Documents .........................................................................................................................

Document Revision History .................................................................................................................

5–1

5–2

Section II. Clock Management

Revision History .................................................................................................................................... 5–1

Chapter 6. Using PLLs in Cyclone Devices

Introduction ............................................................................................................................................ 6–1

Hardware Overview ........................................................................................................................ 6–1

Software Overview .......................................................................................................................... 6–4

Pins and Clock Network Connections .......................................................................................... 6–6

Hardware Features ................................................................................................................................ 6–8

Clock Multiplication and Division ................................................................................................ 6–8

Phase Shifting ................................................................................................................................... 6–9

Programmable Duty Cycle ........................................................................................................... 6–10

External Clock Output ................................................................................................................... 6–11

Control Signals ................................................................................................................................ 6–12

Clock Feedback Modes ....................................................................................................................... 6–13

Normal Mode .................................................................................................................................. 6–14

Zero Delay Buffer Mode ................................................................................................................ 6–15

No Compensation .......................................................................................................................... 6–15

Pins ......................................................................................................................................................... 6–16

Board Layout ........................................................................................................................................ 6–17

VCCA and GNDA .......................................................................................................................... 6–17

Jitter Considerations ...................................................................................................................... 6–19

Specifications ........................................................................................................................................ 6–20

Software Support ................................................................................................................................. 6–20

Quartus II altpll Megafunction ..................................................................................................... 6–20

altpll Input Ports ............................................................................................................................. 6–22

altpll Output Ports ......................................................................................................................... 6–23

MegaWizard Customization ......................................................................................................... 6–23

MegaWizard Page Description ..................................................................................................... 6–25

Compilation Report ....................................................................................................................... 6–31

Timing Analysis .............................................................................................................................. 6–33

Simulation ....................................................................................................................................... 6–37

Global Clock Network ........................................................................................................................ 6–38

Dedicated Clock Input Pins .......................................................................................................... 6–40

Dual-Purpose Clock I/O Pins ...................................................................................................... 6–40

Combined Sources .......................................................................................................................... 6–41

Altera Corporation

Preliminary

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　　当前，全球医疗电子行业正逐渐展现出诱人的发展前景，产品更新换代的速度不断提高，同时，由于医疗电子产品自身的特殊性，对元器件的性能、功耗、可靠性和集成度等方面都提出了极高的要求。　　全球各大著名的半导体厂商纷纷推出一系列适合该应用领域的产品。　　基于ARM内核的32位嵌入式微处理器(MPU)，以其高性能、低功耗和丰富的片内资源，成为目前众多医疗电子产品开发平台的首选。其中，Cirrus ...[详细]
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器件捷径: S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 SA SB SC SD SE SF SG SH SI SJ SK SL SM SN SO SP SQ SR SS ST SU SV SW SX SY SZ T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 TA TB TC TD TE TF TG TH TI TJ TK TL TM TN TO TP TQ TR TS TT TU TV TW TX TY TZ U0 U1 U2 U3 U4 U6 U7 U8 UA UB UC UD UE UF UG UH UI UJ UK UL UM UN UP UQ UR US UT UU UV UW UX UZ V0 V1 V2 V3 V4 V5 V6 V7 V8 V9 VA VB VC VD VE VF VG VH VI VJ VK VL VM VN VO VP VQ VR VS VT VU VV VW VX VY VZ W0 W1 W2 W3 W4 W5 W6 W7 W8 W9 WA WB WC WD WE WF WG WH WI WJ WK WL WM WN WO WP WR WS WT WU WV WW WY X0 X1 X2 X3 X4 X5 X7 X8 X9 XA XB XC XD XE XF XG XH XK XL XM XN XO XP XQ XR XS XT XU XV XW XX XY XZ Y0 Y1 Y2 Y4 Y5 Y6 Y9 YA YB YC YD YE YF YG YH YK YL YM YN YP YQ YR YS YT YX Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z8 ZA ZB ZC ZD ZE ZF ZG ZH ZJ ZL ZM ZN ZP ZR ZS ZT ZU ZV ZW ZX ZY

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