SL3-057-R105/02-66,SL3-057-R105/02-66 pdf中文资料,SL3-057-R105/02-66引脚图,SL3-057-R105/02-66电路-Datasheet-电子工程世界

SL3-057-R105/02-66: 产品描述Board Connector, 57 Contact(s), 3 Row(s), Male, Right Angle, 0.1 inch Pitch, Solder Terminal, Black Insulator, Receptacle; 产品类别连接器连接器; 文件大小594KB，共2页; 制造商E-tec Interconnect Ltd; 标准

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SL3-057-R105/02-66概述

Board Connector, 57 Contact(s), 3 Row(s), Male, Right Angle, 0.1 inch Pitch, Solder Terminal, Black Insulator, Receptacle

参数名称	属性值
是否Rohs认证	符合
Objectid	1162331768
Reach Compliance Code	compliant
ECCN代码	EAR99
其他特性	ROHS COMPLIANT
主体宽度	0.3 inch
主体深度	0.1 inch
主体长度	1.9 inch
主体/外壳类型	RECEPTACLE
连接器类型	BOARD CONNECTOR
联系完成配合	GOLD (10)
联系完成终止	Gold (Au)
触点性别	MALE
触点材料	BRASS
触点模式	RECTANGULAR
触点电阻	20 mΩ
触点样式	SQ PIN-SKT
介电耐压	500VAC V
绝缘电阻	1000000000 Ω
绝缘体颜色	BLACK
绝缘体材料	POLYBUTYLENE TEREPHTHALATE
JESD-609代码	e4
制造商序列号	SL
插接触点节距	0.1 inch
匹配触点行间距	0.1 inch
安装方式	RIGHT ANGLE
安装类型	BOARD
连接器数	ONE
PCB行数	3
装载的行数	3
最高工作温度	105 °C
最低工作温度	-40 °C
PCB接触模式	RECTANGULAR
PCB触点行间距	2.54 mm
电镀厚度	10u inch
额定电流（信号）	3 A
参考标准	UL
可靠性	COMMERCIAL
端子长度	0.118 inch
端子节距	2.54 mm
端接类型	SOLDER
触点总数	57

关于内部信号走全局时钟网络的问题: 各位大侠好，我现在有个问题没搞清楚，请教下.FPGA产生的一个内部频率信号怎么走全局时钟网，我目前是例化了这样一个代码,clk0是内部逻辑分频产生的信号BUFG myclock(.I(clk0),.O(clk1));想让clk1布局布线的时候走全局时钟网，但是貌似没有实现，请问是不是还少什么东西？求高手指点。。。...; 一丝执念 FPGA/CPLD

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器件捷径: 00 01 02 03 04 05 06 07 08 09 0A 0C 0F 0J 0L 0M 0R 0S 0T 0Z 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F 1H 1K 1M 1N 1P 1S 1T 1V 1X 1Z 20 21 22 23 24 25 26 27 28 29 2A 2B 2C 2D 2E 2F 2G 2K 2M 2N 2P 2Q 2R 2S 2T 2W 2Z 30 31 32 33 34 35 36 37 38 39 3A 3B 3C 3D 3E 3F 3G 3H 3J 3K 3L 3M 3N 3P 3R 3S 3T 3V 40 41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4M 4N 4P 4S 4T 50 51 52 53 54 55 56 57 58 59 5A 5B 5C 5E 5G 5H 5K 5M 5N 5P 5S 5T 5V 60 61 62 63 64 65 66 67 68 69 6A 6C 6E 6F 6M 6N 6P 6R 6S 6T 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7M 7N 7P 7Q 7V 7W 7X 80 81 82 83 84 85 86 87 88 89 8A 8D 8E 8L 8N 8P 8S 8T 8W 8Y 8Z 90 91 92 93 94 95 96 97 98 99 9A 9B 9C 9D 9F 9G 9H 9L 9S 9T 9W

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