Advance Data
TSC2L72T18 / TSC2L72T36 / TSC2L72T72
72 Mb Synchronous NBT 3T-iRAM™
Pipelined,
SRAM-Compatible
Features
Error-resistant 3T-iRAM™ technology
NBT (No Bus Turnaround) functionality for zero wait
Read-Write-Read bus usage; fully pin-compatible with
pipelined NtRAM™, NoBL™ and ZBT™
2.5 V ±10% core power supply, 1.8 V or 2.5 V I/O supply
LODRV pin for user-selectable drive strength
IEEE 1149.1 JTAG-compatible Boundary Scan
LBO
pin for Linear or Interleaved Burst mode
Pin-compatible with 2/4/9/18/36Mb devices
Byte write operation (9-bit Bytes)
3 Chip Enable signals for easy depth expansion
ZZ pin for automatic power-down
JEDEC-standard 119- 165- or 209-bump BGA package
Functional Description
3T-iRAM™ is a unique type of dynamic memory. Tezzaron
has crafted these pseudostatic devices to provide entirely
SRAM-compatible interfaces and timing. The unique design
of these 3T memories provides soft error rates up to 10
times lower than equivalent high-speed, high-density
SRAMs.
The TSC2L72T18/36/72 is a 72Mbit synchronous memory
device that functions much like ZBT, NtRAM, NoBL, and
other pipelined read/double late write SRAMs – it exploits all
available bus bandwidth by eliminating “deselect cycles”
when the device is switched from read to write.
As in all synchronous devices, address, data inputs, and
read/write control inputs are captured on the rising clock
edge. Burst order control (
LBO
) must be tied to a power rail
for proper operation. Asynchronous inputs include the Sleep
mode enable (ZZ) and Output Enable (
G
). Output Enable
can override the synchronous control of the output drivers to
turn them off at any time. Write cycles are internally self-
timed and initiated by the rising clock edge; this eliminates
the complex off-chip write pulse generation required by
asynchronous SRAMs and simplifies input signal timing.
The TSC2L72T18/36/72 is pipelined, with a rising-edge-
triggered output register. For read cycles, output data is
stored in the edge-triggered output register during the
access cycle and then released to the output drivers at the
next rising clock edge.
Options
Configurations:
4M x 18
2M x 36
1M x 72
119-ball BGA
165-ball BGA
209-ball BGA
250
225
200
166
150
133
Marking
TSC2L72T18
TSC2L72T36
TSC2L72T72
A
B
C
-250
-225
-200
-166
-150
-133
Packages:
Speed (MHz):
Part number example:
TSC2L72T36A-200
Parameter Synopsis:
tKQ(x18/x36)
tKQ(x72)
3-1-1-1
tCycle
Curr (all)
-250
2.5
3.0
4.0
tbd
-225
2.7
3.0
4.4
tbd
-200
3.0
3.0
5.0
tbd
-166
3.5
3.5
6.0
tbd
-150
3.8
3.8
6.7
tbd
-133
4.0
4.0
7.5
tbd
Unit
ns
ns
ns
mA
Rev 1.3 – June 23, 2005
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Advance Data
TSC2L72T18 / TSC2L72T36 / TSC2L72T72
209-Bump BGA: Top View
11 x 19 Bump BGA – 14 mm x 22 mm Body – 1 mm Bump Pitch
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
DQ
G
DQ
G
DQ
G
DQ
G
DQP
G
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
H
DQ
H
DQ
H
DQ
H
DQP
D
DQ
D
DQ
D
DQ
D
DQ
D
2
DQ
G
DQ
G
DQ
G
DQ
G
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
NC
DQ
H
DQ
H
DQ
H
DQ
H
DQP
H
DQ
D
DQ
D
DQ
D
DQ
D
3
A
4
E2
5
A
NC
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
6
ADV
7
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
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V
SS
V
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V
SS
V
DD
V
SS
V
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NC
A
A
A
8
9
A
10
DQ
B
DQ
B
DQ
B
DQ
B
DQP
F
DQ
F
DQ
F
DQ
F
DQ
F
NC
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
DQ
E
DQ
E
DQ
E
DQ
E
11
DQ
B
DQ
B
DQ
B
DQ
B
DQP
B
DQ
F
DQ
F
DQ
F
DQ
F
NC
DQ
A
DQ
A
DQ
A
DQ
A
DQP
E
DQ
E
DQ
E
DQ
E
DQ
E
A
B
C
D
E
F
G
H
J
K
L
M
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P
R
T
U
V
W
E3
BC
BG
W
E1
G
V
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LODRV
MCH
MCL
MCH
BB
BE
NC
V
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V
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V
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A
A
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V
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V
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V
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V
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V
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V
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V
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V
SS
NC
A
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BH
V
SS
V
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V
SS
V
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V
SS
V
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CK
V
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V
SS
V
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V
SS
V
DDQ
V
SS
NC
A
TMS
BD
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
CKE
NC
MCL
MCH
ZZ
V
DD
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Advance Data
TSC2L72T18 / TSC2L72T36 / TSC2L72T72
165 Bump BGA: Top View
11 x 15 Bump BGA – 15 mm x 17 mm Body – 1.0 mm Bump Pitch
1
2
A
A
NC
DQC
DQC
DQC
DQC
MCH
DQD
DQD
DQD
DQD
NC
A
A
3
4
5
6
7
8
ADV
9
A
A
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
LODRV
DQA
DQA
DQA
DQA
NC
A
A
11
NC
NC
DQP
B
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DQP
A
NC
A
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
x36 Common I/O:
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQP
C
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQP
D
NC
E1
E2
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
A
A
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BB
BA
VSS
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VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
TDI
TMS
E3
CK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
A1
A0
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BD
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
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A
A
W
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VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
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G
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
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A
A
LBO
1
2
A
A
NC
DQB
DQB
DQB
DQB
MCH
NC
NC
NC
NC
NC
A
A
3
4
5
NC
6
7
8
ADV
9
A
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
LODRV
DQA
DQA
DQA
DQA
NC
A
A
11
A
NC
DQP
A
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
NC
A
A
B
C
D
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F
G
H
J
K
L
M
N
P
R
x18 Common I/O:
A
B
C
D
E
F
G
H
J
K
L
M
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P
R
NC
NC
NC
NC
NC
NC
NC
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B
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A0
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V
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V
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V
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V
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NC
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TMS
W
V
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V
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V
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V
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V
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V
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G
V
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V
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V
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V
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V
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V
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V
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V
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©2005, Tezzaron Semiconductor Corp.
Advance Data
TSC2L72T18 / TSC2L72T36 / TSC2L72T72
119-Bump BGA: Top View
7 x 17 Bump BGA – 14 mm x 22 mm Body – 1.27 mm Bump Pitch
1
2
A
E2
A
DQP
C
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
DQP
D
A
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3
A
A
A
V
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V
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V
SS
4
A
ADV
V
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5
A
A
A
V
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V
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V
SS
6
A
7
V
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V
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V
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V
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x36 Common I/O:
A
B
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D
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F
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H
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M
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V
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V
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V
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DQD
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A
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1
2
A
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B
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3
A
A
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4
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V
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5
A
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NC
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6
A
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V
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V
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A
B
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F
G
H
J
K
L
M
N
P
R
T
U
x18 Common I/O:
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQB
NC
V
DDQ
NC
DQB
V
DDQ
NC
DQB
V
DDQ
DQB
NC
NC
A
V
DDQ
E3
A
DQP
A
NC
DQA
NC
DQA
V
DD
NC
DQA
NC
DQA
NC
A
A
NC
V
SS
E1
G
A
BB
V
SS
NC
SS
W
V
DD
CK
NC
NC
V
SS
V
SS
V
SS
BA
V
SS
V
SS
V
SS
NC
A
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CKE
A1
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A
TDI
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Rev 1.3 – June 23, 2005
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Advance Data
TSC2L72T18 / TSC2L72T36 / TSC2L72T72
Pin Descriptions
Symbol
A
0
, A
1
A
DQ
A
, DQ
B
,
DQ
C
, DQ
D
DQ
E
, DQ
F
,
DQ
G
, DQ
H
Type
I
I
I/O
I/O
I
I
—
I
I
I
I
I
Description
Address field LSBs and Address Counter Preset
Inputs
Address Inputs
Data Input and Output pins
Data Input and Output pins
(209-bump only)
Byte Write Enable for DQ
A
, DQ
B
, DQ
C
, DQ
D
I/Os;
active low
Byte Write Enable for DQ
E
, DQ
F
, DQ
G
, DQ
H
I/Os;
active low (209-bump only)
No Connect
Clock Input Signal; active high
Clock Enable; active low
Write Enable; active low
Chip Enable; active low
Chip Enable; active high
V
DD
V
SS
V
DDQ
I
I
I
G
ADV
LODRV
ZZ
I
I
I
I
I
I
I
O
I
—
—
Output Enable; active low
Burst address counter advance enable; active high
Low Drive strength control (active high)
Low = High Drive, High = Low Drive
Sleep mode control; active high
Linear Burst Order mode; active low
Scan Test Mode Select
Scan Test Data In
Scan Test Data Out
Scan Test Clock
Must Connect High
(209-bump or 165-bump only)
Must Connect Low
(209-bump only)
Core power supply
I/O and Core Ground
Output driver power supply
LBO
TMS
TDI
TDO
TCK
MCH
MCL
BA
,
BB
,
BC
,
BD
BE
,
BF
,
BG
,
BH
NC
CK
CKE
W
E1
,
E3
E2
Functional Details
Clocking
All inputs
except
Output Enable, Linear Burst Order, and Sleep are synchronized to rising clock edges. Deasserting Clock
Enable (
CKE
high) blocks the Clock input from reaching the RAM’s internal circuits, thus suspending operation. Failure to
observe Clock Enable set-up or hold requirements will result in erratic operation.
Read and Write Operations
Single cycle read and write operations are initiated with ADV held low in order to load the new address. The device is
activated by asserting all three Chip Enables (
E1
, E2
,
and
E3
). Deassertion of any Chip Enable deactivates the device.
Read operation starts when the following conditions occur at a rising clock edge:
CKE
low, all three chip enables (
E1
, E2
,
and
E3
) active, write enable (
W
) high, and ADV low. The value of address inputs is latched into the address register and
presented to the memory core and control logic. The control logic determines that a read is in progress and allows the
requested data to propagate to the input of the output register. At the next rising clock edge the read data propagates
through the output register and onto the output pins.
Write operation starts when the RAM is selected,
CKE
is active, and
W
is sampled low at the rising clock edge. The Byte
Write Enables (
BA
–
BD
or
BA
–
BH
) determine which bytes will be written; all or none may be activated. A write cycle
with no active Byte Write Enable is a no-op cycle.
Rev 1.3 – June 23, 2005
Page 5 of 23
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嵌入式系统
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