Datasheet> 器件分类 > 嵌入式处理器和控制器> 微控制器和处理器> MC9S12C96PMFU16

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MC9S12C96PMFU16: 产品描述16-BIT, FLASH, 16MHz, MICROCONTROLLER, PQFP80, QFP-80; 产品类别嵌入式处理器和控制器微控制器和处理器; 文件大小2MB，共136页; 制造商NXP(恩智浦); 官网地址https://www.nxp.com

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MC9S12C96PMFU16概述

16-BIT, FLASH, 16MHz, MICROCONTROLLER, PQFP80, QFP-80

MC9S12C96PMFU16规格参数

参数名称	属性值
厂商名称	NXP(恩智浦)
零件包装代码	QFP
包装说明	QFP,
针数	80
Reach Compliance Code	unknown
ECCN代码	3A001.A.3
具有ADC	YES
其他特性	ALSO REQUIRES 5V SUPPLY
地址总线宽度	16
位大小	16
最大时钟频率	50 MHz
DAC 通道	NO
DMA 通道	NO
外部数据总线宽度	16
JESD-30 代码	S-PQFP-G80
长度	14 mm
I/O 线路数量	60
端子数量	80
最高工作温度	125 °C
最低工作温度	-40 °C
PWM 通道	YES
封装主体材料	PLASTIC/EPOXY
封装代码	QFP
封装形状	SQUARE
封装形式	FLATPACK
认证状态	Not Qualified
ROM可编程性	FLASH
座面最大高度	2.45 mm
速度	16 MHz
最大供电电压	2.75 V
最小供电电压	2.35 V
标称供电电压	2.5 V
表面贴装	YES
技术	CMOS
温度等级	AUTOMOTIVE
端子形式	GULL WING
端子节距	0.65 mm
端子位置	QUAD
宽度	14 mm
uPs/uCs/外围集成电路类型	MICROCONTROLLER

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Freescale Semiconductor, Inc.

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9S12C128DGV1/D

MC9S12C Family

Device User Guide

V01.04

Covers also

Freescale Semiconductor, Inc...

MC9S12GC Family

Original Release Date: 25 JAN 2003

Revised: 27 JANUARY 2004

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Freescale Semiconductor,

Guide — 9S12C128DGV1/D V01.04

Inc.

Device User

Table of Contents

Section 1 Introduction

1.1

1.2

1.3

1.4

1.5

1.6

1.7

Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Device Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Detailed Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Part ID Assignments. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

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Section 2 Signal Description

2.1

Device Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

2.2

Signal Properties Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.2.1

Pin Initialization for 48 & 52 Pin LQFP bond-out versions . . . . . . . . . . . . . . . . . . 56

2.3

Detailed Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

2.3.1

EXTAL, XTAL — Oscillator Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

2.3.2

RESET — External Reset Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

2.3.3

TEST / VPP — Test Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

2.3.4

XFC — PLL Loop Filter Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

2.3.5

BKGD / TAGHI / MODC — Background Debug, Tag High & Mode Pin . . . . . . . 58

2.3.6

PA[7:0] / ADDR[15:8] / DATA[15:8] — Port A I/O Pins . . . . . . . . . . . . . . . . . . . . 58

2.3.7

PB[7:0] / ADDR[7:0] / DATA[7:0] — Port B I/O Pins . . . . . . . . . . . . . . . . . . . . . . 58

2.3.8

PE7 / NOACC / XCLKS — Port E I/O Pin 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

2.3.9

PE6 / MODB / IPIPE1 — Port E I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.3.10 PE5 / MODA / IPIPE0 — Port E I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.3.11 PE4 / ECLK— Port E I/O Pin [4] / E-Clock Output . . . . . . . . . . . . . . . . . . . . . . . . 60

2.3.12 PE3 / LSTRB — Port E I/O Pin [3] / Low-Byte Strobe (LSTRB). . . . . . . . . . . . . . 60

2.3.13 PE2 / R/W — Port E I/O Pin [2] / Read/Write. . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.3.14 PE1 / IRQ — Port E input Pin [1] / Maskable Interrupt Pin . . . . . . . . . . . . . . . . . 61

2.3.15 PE0 / XIRQ — Port E input Pin [0] / Non Maskable Interrupt Pin . . . . . . . . . . . . 61

2.3.16 PAD[7:0] / AN[7:0] — Port AD I/O Pins [7:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.3.17 PP[7] / KWP[7] — Port P I/O Pin [7]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.3.18 PP[6] / KWP[6]/ROMCTL — Port P I/O Pin [6] . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.3.19 PP[5:0] / KWP[5:0] / PW[5:0] — Port P I/O Pins [5:0] . . . . . . . . . . . . . . . . . . . . . 62

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2.3.20 PJ[7:6] / KWJ[7:6] — Port J I/O Pins [7:6] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.21 PM5 / SCK — Port M I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.22 PM4 / MOSI — Port M I/O Pin 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.23 PM3 / SS — Port M I/O Pin 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.24 PM2 / MISO — Port M I/O Pin 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.25 PM1 / TXCAN — Port M I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.26 PM0 / RXCAN — Port M I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3.27 PS[3:2] — Port S I/O Pins [3:2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.3.28 PS1 / TXD — Port S I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.3.29 PS0 / RXD — Port S I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.3.30 PPT[7:5] / IOC[7:5] — Port T I/O Pins [7:5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.3.31 PT[4:0] / IOC[4:0] / PW[4:0]— Port T I/O Pins [4:0] . . . . . . . . . . . . . . . . . . . . . . . 63

2.4

Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.4.1

VDDX,VSSX — Power & Ground Pins for I/O Drivers . . . . . . . . . . . . . . . . . . . . . 63

2.4.2

2.4.3

2.4.4

2.4.5

2.4.6

VDDR, VSSR — Power & Ground Pins for I/O Drivers & for Internal Voltage Regulator

VDD1, VDD2, VSS1, VSS2 — Internal Logic Power Pins . . . . . . . . . . . . . . . . . . 63

VDDA, VSSA — Power Supply Pins for ATD and VREG . . . . . . . . . . . . . . . . . . 64

VRH, VRL — ATD Reference Voltage Input Pins . . . . . . . . . . . . . . . . . . . . . . . . 64

VDDPLL, VSSPLL — Power Supply Pins for PLL . . . . . . . . . . . . . . . . . . . . . . . . 64

Section 3 System Clock Description

Section 4 Modes of Operation

4.1

4.2

4.3

4.3.1

4.3.2

4.3.3

4.4

4.4.1

4.4.2

4.4.3

4.4.4

Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Chip Configuration Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Security. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Securing the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Operation of the Secured Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Unsecuring the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Pseudo Stop. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Wait . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Run. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Section 5 Resets and Interrupts

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Device User

5.1

Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

5.2

Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

5.2.1

Vector Table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

5.3

Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

5.3.1

Reset Summary Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

5.3.2

Effects of Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Section 6 HCS12 Core Block Description

6.1

Device-specific information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

6.1.1

PPAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

6.1.2

BDM alternate clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

6.1.3

Extended Address Range Emulation Implications . . . . . . . . . . . . . . . . . . . . . . . . 71

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Section 7 Voltage Regulator (VREG) Block Description

7.1

Device-specific information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

7.1.1

VREGEN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

7.1.2

VDD1, VDD2, VSS1, VSS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Section 8 Recommended Printed Circuit Board Layout

Section 9 Clock Reset Generator (CRG) Block Description

9.1

Device-specific information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

9.1.1

XCLKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

Section 10 Oscillator (OSC) Block Description

Section 11 Timer (TIM) Block Description

Section 12 Analog to Digital Converter (ATD) Block Description

12.1 Device-specific information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

12.1.1 VRL (voltage reference low). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

Section 13 Serial Communications Interface (SCI) Block Description

Section 14 Serial Peripheral Interface (SPI) Block Description

Section 15 Flash Block Description

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　　据国外媒体报道，英特尔将处理器价格最高下调31%，但降价整体来说是有限的。　　根据英特尔7月20日的新定价单来看，Core 2 Duo E8500(3.16GHz)价格降幅最高，从266美元下调至183美元，降幅达31%；Core 2 Duo E7200 (2.53GHz)次之，从133美元下调至113美元，降幅15%。　　其他降价处理器还有四核Q6600(2.4GHz)，从224美...[详细]
在Nehalem时代　Intel推出单芯片设计

　　在我们还在诟病NVIDIA单芯片设计，发热量惊人的时候，Intel也开始向单芯片设计迈进了。Intel在Nehalem时代，终于将内存控制器集成到CPU内部，这让主板芯片组进一步简化。在这种情况下，Intel决定将其Ibex Peak变成一款仅仅使用单芯片设计（Single Chip core-logic）的主板。　　从Intel的路线图中，我们可以看到IPex Peak将能够简化目前繁...[详细]
东盟应备战医疗新挑战

　　飞利浦医疗执行副总裁兼首席执行官Steve Rusckowski在越南河内举办的“第二届东盟地区医疗业研讨会”上呼吁东盟地区医疗领域更广泛的合作和投资，以应对该地区不断增长的医疗需求。在演讲中，Rusckowski先生指出，某些全球性问题如人口老龄化，慢性疾病发病率增高等以及一些区域性问题如基础设施以及训练有素的医护人员的缺乏等正在剥夺东盟地区人群享有高质量且价格合理的医疗服务的权利。 ...[详细]

器件捷径: L0 L1 L2 L3 L4 L5 L6 L7 L8 L9 LA LB LC LD LE LF LG LH LI LJ LK LL LM LN LO LP LQ LR LS LT LU LV LW LX LY LZ M0 M1 M2 M3 M4 M5 M6 M7 M8 M9 MA MB MC MD ME MF MG MH MI MJ MK ML MM MN MO MP MQ MR MS MT MU MV MW MX MY MZ N0 N1 N2 N3 N4 N5 N6 N7 N8 NA NB NC ND NE NF NG NH NI NJ NK NL NM NN NO NP NQ NR NS NT NU NV NX NZ O0 O1 O2 O3 OA OB OC OD OE OF OG OH OI OJ OK OL OM ON OP OQ OR OS OT OV OX OY OZ P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 PA PB PC PD PE PF PG PH PI PJ PK PL PM PN PO PP PQ PR PS PT PU PV PW PX PY PZ Q1 Q2 Q3 Q4 Q5 Q6 Q8 Q9 QA QB QC QE QF QG QH QK QL QM QP QR QS QT QV QW QX QY R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 RA RB RC RD RE RF RG RH RI RJ RK RL RM RN RO RP RQ RR RS RT RU RV RW RX RY RZ

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