Datasheet> 器件分类 > 存储> 存储> K4H561638D-GLB30

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K4H561638D-GLB30: 产品描述DDR DRAM, 16MX16, 0.7ns, CMOS, PBGA60, FBGA-60; 产品类别存储存储; 文件大小291KB，共26页; 制造商SAMSUNG(三星); 官网地址http://www.samsung.com/Products/Semiconductor/

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K4H561638D-GLB30概述

DDR DRAM, 16MX16, 0.7ns, CMOS, PBGA60, FBGA-60

K4H561638D-GLB30规格参数

参数名称	属性值
厂商名称	SAMSUNG(三星)
零件包装代码	BGA
包装说明	TBGA,
针数	60
Reach Compliance Code	unknown
ECCN代码	EAR99
访问模式	FOUR BANK PAGE BURST
最长访问时间	0.7 ns
其他特性	AUTO/SELF REFRESH
JESD-30 代码	R-PBGA-B60
长度	14 mm
内存密度	268435456 bit
内存集成电路类型	DDR DRAM
内存宽度	16
功能数量	1
端口数量	1
端子数量	60
字数	16777216 words
字数代码	16000000
工作模式	SYNCHRONOUS
最高工作温度	70 °C
最低工作温度
组织	16MX16
封装主体材料	PLASTIC/EPOXY
封装代码	TBGA
封装形状	RECTANGULAR
封装形式	GRID ARRAY, THIN PROFILE
认证状态	Not Qualified
座面最大高度	1.2 mm
自我刷新	YES
最大供电电压 (Vsup)	2.7 V
最小供电电压 (Vsup)	2.3 V
标称供电电压 (Vsup)	2.5 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子形式	BALL
端子节距	1 mm
端子位置	BOTTOM
宽度	8 mm

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Key Features

• Double-data-rate architecture; two data transfers per clock cycle

• Bidirectional data strobe(DQS)

• Four banks operation

• Differential clock inputs(CK and CK)

• DLL aligns DQ and DQS transition with CK transition

• MRS cycle with address key programs

-. Read latency 2, 2.5 (clock)

-. Burst length (2, 4, 8)

-. Burst type (sequential & interleave)

• All inputs except data & DM are sampled at the positive going edge of the system clock(CK)

• Data I/O transactions on both edges of data strobe

• Edge aligned data output, center aligned data input

• LDM,UDM/DM for write masking only

• Auto & Self refresh

• 7.8us refresh interval(8K/64ms refresh)

• Maximum burst refresh cycle : 8

• 60 Ball FBGA package

DDR SDRAM

ORDERING INFORMATION

Part No.

K4H560438D-GC(L)B3

K4H560438D-GC(L)A2

K4H560438D-GC(L)B0

K4H560838D-GC(L)B3

K4H560838D-GC(L)A2

K4H560838D-GC(L)B0

K4H561638D-GC(L)B3

K4H561638D-GC(L)A2

K4H561638D-GC(L)B0

16M x 16

32M x 8

64M x 4

Org.

Max Freq.

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

SSTL2

60 ball FBGA

SSTL2

60 ball FBGA

SSTL2

60 ball FBGA

Interface

Package

Operating Frequencies

- B3(DDR333)

Speed @CL2

Speed @CL2.5

133MHz

166MHz

- A2(DDR266A)

133MHz

- B0(DDR266B)

100MHz

133MHz

*CL : Cas Latency

- 1 -

Rev. 2.2 Mar. ’03

推荐资源

器件捷径: L0 L1 L2 L3 L4 L5 L6 L7 L8 L9 LA LB LC LD LE LF LG LH LI LJ LK LL LM LN LO LP LQ LR LS LT LU LV LW LX LY LZ M0 M1 M2 M3 M4 M5 M6 M7 M8 M9 MA MB MC MD ME MF MG MH MI MJ MK ML MM MN MO MP MQ MR MS MT MU MV MW MX MY MZ N0 N1 N2 N3 N4 N5 N6 N7 N8 NA NB NC ND NE NF NG NH NI NJ NK NL NM NN NO NP NQ NR NS NT NU NV NX NZ O0 O1 O2 O3 OA OB OC OD OE OF OG OH OI OJ OK OL OM ON OP OQ OR OS OT OV OX OY OZ P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 PA PB PC PD PE PF PG PH PI PJ PK PL PM PN PO PP PQ PR PS PT PU PV PW PX PY PZ Q1 Q2 Q3 Q4 Q5 Q6 Q8 Q9 QA QB QC QE QF QG QH QK QL QM QP QR QS QT QV QW QX QY R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 RA RB RC RD RE RF RG RH RI RJ RK RL RM RN RO RP RQ RR RS RT RU RV RW RX RY RZ

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