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74F113PC

产品描述Dual J-K negative edge-triggered flip-flops without reset
产品类别逻辑    逻辑   
文件大小61KB,共6页
制造商Fairchild
官网地址http://www.fairchildsemi.com/
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74F113PC概述

Dual J-K negative edge-triggered flip-flops without reset

74F113PC规格参数

参数名称属性值
是否Rohs认证不符合
厂商名称Fairchild
零件包装代码DIP
包装说明DIP, DIP14,.3
针数14
Reach Compliance Codeunknow
系列F/FAST
JESD-30 代码R-PDIP-T14
JESD-609代码e0
长度19.18 mm
逻辑集成电路类型J-K FLIP-FLOP
最大频率@ Nom-Su80000000 Hz
最大I(ol)0.02 A
位数2
功能数量2
端子数量14
最高工作温度70 °C
最低工作温度
输出极性COMPLEMENTARY
封装主体材料PLASTIC/EPOXY
封装代码DIP
封装等效代码DIP14,.3
封装形状RECTANGULAR
封装形式IN-LINE
峰值回流温度(摄氏度)NOT SPECIFIED
电源5 V
最大电源电流(ICC)19 mA
传播延迟(tpd)7 ns
认证状态Not Qualified
座面最大高度5.08 mm
最大供电电压 (Vsup)5.5 V
最小供电电压 (Vsup)4.5 V
标称供电电压 (Vsup)5 V
表面贴装NO
技术TTL
温度等级COMMERCIAL
端子面层Tin/Lead (Sn/Pb)
端子形式THROUGH-HOLE
端子节距2.54 mm
端子位置DUAL
处于峰值回流温度下的最长时间NOT SPECIFIED
触发器类型NEGATIVE EDGE
宽度7.62 mm
最小 fmax80 MHz
Base Number Matches1

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74F113 Dual JK Negative Edge-Triggered Flip-Flop
April 1988
Revised July 1999
74F113
Dual JK Negative Edge-Triggered Flip-Flop
General Description
The 74F113 offers individual J, K, Set and Clock inputs.
When the clock goes HIGH the inputs are enabled and
data may be entered. The logic level of the J and K inputs
may be changed when the clock pulse is HIGH and the flip-
flop will perform according to the Truth Table as long as
minimum setup and hold times are observed. Input data is
transferred to the outputs on the falling edge of the clock
pulse.
Asynchronous input:
LOW input to S
D
sets Q to HIGH level
Set is independent of clock
Ordering Code:
Order Number
74F113SC
74F113SJ
74F113PC
Package Number
M14A
M14D
N14A
Package Description
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.
Logic Symbols
Connection Diagram
IEEE/IEC
© 1999 Fairchild Semiconductor Corporation
DS009473
www.fairchildsemi.com

74F113PC相似产品对比

74F113PC 74F113 74F113SJ 74F113SC
描述 Dual J-K negative edge-triggered flip-flops without reset Dual J-K negative edge-triggered flip-flops without reset Dual J-K negative edge-triggered flip-flops without reset Dual J-K negative edge-triggered flip-flops without reset
是否Rohs认证 不符合 - 不符合 不符合
厂商名称 Fairchild - Fairchild Fairchild
零件包装代码 DIP - SOIC SOIC
包装说明 DIP, DIP14,.3 - SOP, SOP14,.3 SOP, SOP14,.25
针数 14 - 14 14
Reach Compliance Code unknow - unknown unknow
系列 F/FAST - F/FAST F/FAST
JESD-30 代码 R-PDIP-T14 - R-PDSO-G14 R-PDSO-G14
JESD-609代码 e0 - e0 e0
长度 19.18 mm - 10.2 mm 8.65 mm
逻辑集成电路类型 J-K FLIP-FLOP - J-K FLIP-FLOP J-K FLIP-FLOP
最大I(ol) 0.02 A - 0.02 A 0.02 A
位数 2 - 2 2
功能数量 2 - 2 2
端子数量 14 - 14 14
最高工作温度 70 °C - 70 °C 70 °C
输出极性 COMPLEMENTARY - COMPLEMENTARY COMPLEMENTARY
封装主体材料 PLASTIC/EPOXY - PLASTIC/EPOXY PLASTIC/EPOXY
封装代码 DIP - SOP SOP
封装等效代码 DIP14,.3 - SOP14,.3 SOP14,.25
封装形状 RECTANGULAR - RECTANGULAR RECTANGULAR
封装形式 IN-LINE - SMALL OUTLINE SMALL OUTLINE
峰值回流温度(摄氏度) NOT SPECIFIED - NOT SPECIFIED NOT SPECIFIED
电源 5 V - 5 V 5 V
最大电源电流(ICC) 19 mA - 19 mA 19 mA
传播延迟(tpd) 7 ns - 7 ns 7 ns
认证状态 Not Qualified - Not Qualified Not Qualified
座面最大高度 5.08 mm - 2.1 mm 1.75 mm
最大供电电压 (Vsup) 5.5 V - 5.5 V 5.5 V
最小供电电压 (Vsup) 4.5 V - 4.5 V 4.5 V
标称供电电压 (Vsup) 5 V - 5 V 5 V
表面贴装 NO - YES YES
技术 TTL - TTL TTL
温度等级 COMMERCIAL - COMMERCIAL COMMERCIAL
端子面层 Tin/Lead (Sn/Pb) - Tin/Lead (Sn/Pb) Tin/Lead (Sn/Pb)
端子形式 THROUGH-HOLE - GULL WING GULL WING
端子节距 2.54 mm - 1.27 mm 1.27 mm
端子位置 DUAL - DUAL DUAL
处于峰值回流温度下的最长时间 NOT SPECIFIED - NOT SPECIFIED NOT SPECIFIED
触发器类型 NEGATIVE EDGE - NEGATIVE EDGE NEGATIVE EDGE
宽度 7.62 mm - 5.3 mm 3.9 mm
最小 fmax 80 MHz - 80 MHz 80 MHz
Base Number Matches 1 - 1 1
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