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AS7C33232F-17QC

产品描述Standard SRAM, 32KX32, 10ns, CMOS, PQFP100
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文件大小549KB,共12页
制造商ALSC [Alliance Semiconductor Corporation]
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AS7C33232F-17QC概述

Standard SRAM, 32KX32, 10ns, CMOS, PQFP100

AS7C33232F-17QC规格参数

参数名称属性值
是否Rohs认证不符合
厂商名称ALSC [Alliance Semiconductor Corporation]
包装说明QFP, QFP100,.7X.9
Reach Compliance Codeunknown
最长访问时间10 ns
最大时钟频率 (fCLK)60 MHz
I/O 类型COMMON
JESD-30 代码R-PQFP-G100
JESD-609代码e0
内存密度1048576 bit
内存集成电路类型STANDARD SRAM
内存宽度32
端子数量100
字数32768 words
字数代码32000
工作模式SYNCHRONOUS
最高工作温度70 °C
最低工作温度
组织32KX32
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码QFP
封装等效代码QFP100,.7X.9
封装形状RECTANGULAR
封装形式FLATPACK
并行/串行PARALLEL
电源3.3 V
认证状态Not Qualified
最大待机电流0.004 A
最小待机电流3 V
最大压摆率0.14 mA
标称供电电压 (Vsup)3.3 V
表面贴装YES
技术CMOS
温度等级COMMERCIAL
端子面层Tin/Lead (Sn/Pb)
端子形式GULL WING
端子节距0.635 mm
端子位置QUAD
Base Number Matches1

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High Performance
32K×32
CMOS SRAM
Features
• Organization: 32,768 words × 32 bits
• Fully synchronous pipelined operation
• Flow-through option (F version)
• Fast clocking speed: 100/75/66/60 MHz
• Fast clock to data access: 5.5/7/8.5/10 ns
• Self-timed write cycle
• On-chip address, control, and data registers
• Byte write enable & global write enable control
AS7C33232
AS7C33232F
®
32K×32 Synchronous burst SRAM
• Asynchronous output enable control
• ADSP, ADSC, ADV, MODE burst control pins
• Pentium
TM
or PowerPC
TM
count sequence
• Transparent logic support for 1 or 2 CPUs
• Single 3.3
±
0.3V power supply
• 5V safe inputs
• ESD protection > 2000 volts
• Latch-up current > 200 mA
Logic block diagram
MODE
CLK
ADV
ADSC
ADSP
A[14:0]
15
CLK
CE
CLR
D
CE
CLK
GW
BW
WE4
Q
Q0
Q1
15
13
15
Pin arrangement
Burst logic
Address
register
32
32K×32
Memory
array
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
A6
A7
CE1
CE2
WE3
WE2
WE1
WE0
CE3
V
CC
GND
CLK
GWE
BWE
OE
ADSC
ADSP
ADV
A8
A9
D
I/O[32:25]
ByteWrite
registers
CLK
D
I/O[24:17]
ByteWrite
registers
CLK
D
I/O[16:9]
ByteWrite
registers
CLK
D
I/O[8:1]
ByteWrite
registers
CLK
D
CE#
CLK
D
Q
32
Q
WE3
Q
WE2
Q
4
WE1
CE1
CE2
CE3
Enable
register
Q
OE
Output
registers
CLK LE
Q
Input
registers
CLK
ZZ
Power
down
CLK
Enable
delay
register
NC
I/O16
I/O17
V
CCQ
GND
Q
I/O18
I/O19
I/O20
I/O21
GND
Q
V
CCQ
I/O22
I/O23
NC, FT*
V
CC
NC
GND
I/O24
I/O25
V
CCQ
GND
Q
I/O26
I/O27
I/O28
I/O29
GND
Q
V
CCQ
I/O30
I/O31
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
AS7C33232
PQFP (14mm × 20mm)
&
TQFP (14mm × 20mm)
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
I/O15
I/O14
V
CCQ
GND
Q
I/O13
I/O12
I/O11
I/O10
GND
Q
V
CCQ
I/O09
I/O08
GND
NC
V
CC
NC, ZZ*
I/O07
I/O06
V
CCQ
GND
Q
I/O05
I/O04
I/O03
I/O02
GND
Q
V
CCQ
I/O01
I/O00
NC
FT
DATA [32:1]
Selection guide
Minimum cycle time
Maximum clock frequency
Maximum pipelined clock access time
Maximum operating current
Maximum standby current
Maximum CMOS standby current (DC)
Shaded areas contain preliminary information.
* FT, ZZ functionality on F version only; recommended for new designs.
7C33232-10
10
100
5.5
200
30
8
7C33232-13
13.3
75
7
180
30
8
MODE
A5
A4
A3
A2
A1
A0
NC
NC
GND
V
CC
NC
NC
A10
A11
A12
A13
A14
NC
NC
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
OE
32
7C33232-15
15
66
8.5
150
30
6
7C33232-17
16.6
60
10
140
30
6
Unit
ns
MHz
ns
mA
mA
mA
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