Datasheet> 器件分类 > 逻辑> 逻辑> HCF4724M013TR

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HCF4724M013TR: 产品描述4000/14000/40000 SERIES, LOW LEVEL TRIGGERED D LATCH, TRUE OUTPUT, PDSO16, SOP-16; 产品类别逻辑逻辑; 文件大小777KB，共14页; 制造商ST(意法半导体); 官网地址http://www.st.com/; 标准

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HCF4724M013TR概述

4000/14000/40000 SERIES, LOW LEVEL TRIGGERED D LATCH, TRUE OUTPUT, PDSO16, SOP-16

HCF4724M013TR规格参数

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
厂商名称	ST(意法半导体)
零件包装代码	SOIC
包装说明	SOP-16
针数	16
Reach Compliance Code	compliant
Is Samacsys	N
其他特性	1:8 DMUX FOLLOWED BY LATCH
系列	4000/14000/40000
JESD-30 代码	R-PDSO-G16
JESD-609代码	e4
长度	9.9 mm
负载电容（CL）	50 pF
逻辑集成电路类型	D LATCH
位数	1
功能数量	1
端子数量	16
最高工作温度	125 °C
最低工作温度	-55 °C
输出极性	TRUE
封装主体材料	PLASTIC/EPOXY
封装代码	SOP
封装等效代码	SOP16,.25
封装形状	RECTANGULAR
封装形式	SMALL OUTLINE
包装方法	TAPE AND REEL
峰值回流温度（摄氏度）	NOT SPECIFIED
电源	5/15 V
Prop。Delay @ Nom-Sup	400 ns
传播延迟（tpd）	400 ns
认证状态	Not Qualified
座面最大高度	1.75 mm
最大供电电压 (Vsup)	20 V
最小供电电压 (Vsup)	3 V
标称供电电压 (Vsup)	5 V
表面贴装	YES
技术	CMOS
温度等级	MILITARY
端子面层	Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式	GULL WING
端子节距	1.27 mm
端子位置	DUAL
处于峰值回流温度下的最长时间	NOT SPECIFIED
触发器类型	LOW LEVEL
宽度	3.9 mm
Base Number Matches	1

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HCF4724B

8 BIT ADDRESSABLE LATCH

SERIAL DATA INPUT - ACTIVE PARALLEL

OUTPUT

STORAGE REGISTER CAPABILITY -

MASTER CLEAR

CAN FUNCTION AS DEMULTIPLEXER

QUIESCENT CURRENT SPECIFIED UP TO

20V

STANDARDIZED SYMMETRICAL OUTPUT

CHARACTERISTICS

INPUT LEAKAGE CURRENT

= 100nA (MAX) AT V

= 18V T

= 25°C

100% TESTED FOR QUIESCENT CURRENT

MEETS ALL REQUIREMENTS OF JEDEC

JESD13B "STANDARD SPECIFICATIONS

FOR DESCRIPTION OF B SERIES CMOS

DEVICES"

DIP

SOP

ORDER CODES

PACKAGE

DIP

SOP

TUBE

HCF4724BEY

HCF4724BM1

T&R

HCF4724M013TR

DESCRIPTION

HCF4724B is a monolithic integrated circuit

fabricated in Metal Oxide Semiconductor

technology available in DIP and SOP packages.

HCF4724B, an 8-bit addressable latch, is a

serial-input, parallel output storage register that

can perform a variety of functions. Data is input to

a particular bit in the latch when the bit is

addressed (by means of input A0, A1, A2) and

when WRITE DISABLE is at a low level. When

WRITE DISABLE is high, data entry is inhibited;

however, all 8 outputs can be continuously read

independent of WRITE DISABLE and address

inputs. A master RESET input is available, which

resets all bits to a logic "0" level when RESET and

WRITE DISABLE are at a high level. When

RESET is at a high level, and WRITE DISABLE is

at a low level, the latch acts as a 1-of-8

demultiplexer; the bit that is addressed has an

active output which follows the data input, while all

unaddressed bits are held to a logic "0" level.

PIN CONNECTION

October 2002

1/14

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