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SY100E241JC

产品描述8-BIT SCANNABLE REGISTER
产品类别逻辑    逻辑   
文件大小59KB,共4页
制造商Microchip(微芯科技)
官网地址https://www.microchip.com
下载文档 详细参数 选型对比 全文预览

SY100E241JC概述

8-BIT SCANNABLE REGISTER

SY100E241JC规格参数

参数名称属性值
是否Rohs认证不符合
厂商名称Microchip(微芯科技)
包装说明PLASTIC, LCC-28
Reach Compliance Code_compli
计数方向RIGHT
系列100E
JESD-30 代码S-PQCC-J28
JESD-609代码e0
长度11.48 mm
逻辑集成电路类型PARALLEL IN PARALLEL OUT
最大频率@ Nom-Su700000000 Hz
湿度敏感等级1
位数8
功能数量1
端子数量28
最高工作温度85 °C
最低工作温度
输出特性OPEN-EMITTER
输出极性TRUE
封装主体材料PLASTIC/EPOXY
封装代码QCCJ
封装等效代码LDCC28,.5SQ
封装形状SQUARE
封装形式CHIP CARRIER
峰值回流温度(摄氏度)240
电源-4.5 V
传播延迟(tpd)0.975 ns
认证状态Not Qualified
座面最大高度4.57 mm
表面贴装YES
技术ECL
温度等级COMMERCIAL EXTENDED
端子面层Tin/Lead (Sn85Pb15)
端子形式J BEND
端子节距1.27 mm
端子位置QUAD
处于峰值回流温度下的最长时间30
触发器类型POSITIVE EDGE
宽度11.48 mm
最小 fmax700 MHz
Base Number Matches1

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8-BIT SCANNABLE
REGISTER
SY10E241
SY100E241
FEATURES
s
1000ps max. CLK to output
s
Extended 100E V
EE
range of –4.2V to –5.5V
s
s
s
s
SHIFT overrides HOLD, /LOAD control
Asynchronous Master Reset
Pin-compatible with E141
Fully compatible with industry standard 10KH,
100K ECL levels
s
Internal 75K
input pulldown resistors
s
Fully compatible with Motorola MC10E/100E241
s
Available in 28-pin PLCC package
DESCRIPTION
The SY10/100E241 are 8-bit shiftable registers designed
for use in new, high-performance ECL systems. Unlike the
E141, the E241 features internal data feedback organized
such that the SHIFT control overrides the HOLD, /LOAD
control. Thus, the normal operations of HOLD and LOAD
can be toggled with a single control line without the need for
external gating. This configuration also enables switching
to scan mode with the single SHIFT control line.
The eight inputs D
0
–D
7
accept parallel input data, while
S-IN accepts serial input data when in shift mode. Data is
accepted a set-up time before the rising edge of CLK.
Shifting is also accomplished on the rising clock edge. A
HIGH on the Master Reset pin (MR) asychronously resets
all the registers to zero.
BLOCK DIAGRAM
S-IN
D
D
0
Q
R
Q
0
PIN CONFIGURATION
D
5
V
CCO
SEL
0
NC
D
7
D
6
Q
7
25 24 23 22 21 20 19
SEL
1
CLK
MR
V
EE
S-IN
D
0
D
1
26
27
28
1
2
3
4
5
6
7
8
9
10 11
18
17
Q
6
Q
5
V
CC
NC
V
CCO
Q
4
Q
3
D
D
1
– D
6
Q
R
Q
1
– Q
6
TOP VIEW
PLCC
J28-1
16
15
14
13
12
BITS 1-6
D
2
D
3
D
D
7
SEL
1
(HOLD/LOAD)
SEL
0
(SHIFT)
CLK
MR
Q
R
Q
7
PIN NAMES
Pin
D
0
–D
7
S-IN
SEL
0
SEL
1
CLK
MR
Q
0
–Q
7
V
CCO
Function
Parallel Data Inputs
Serial Data Input
SHIFT Control
HOLD, /LOAD Control
Clock
Master Reset
Data Outputs
V
CC
to Output
V
CCO
Q
0
Q
1
Q
2
Rev.: C
D
4
Amendment: /1
1
Issue Date: February, 1998

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