Datasheet> 器件分类 > 可编程逻辑器件> 可编程逻辑> 10M40SAE144C8G

10M40SAE144C8G: 产品描述IC FPGA 101 I/O 144EQFP; 产品类别可编程逻辑器件可编程逻辑; 文件大小577KB，共69页; 制造商Intel(英特尔); 官网地址http://www.intel.com/; 标准

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10M40SAE144C8G概述

IC FPGA 101 I/O 144EQFP

10M40SAE144C8G规格参数

参数名称	属性值
是否Rohs认证	符合
厂商名称	Intel(英特尔)
包装说明	EQFP-144
Reach Compliance Code	compliant
其他特性	OPERATES AT 3.3V NOMINAL VCC
最大时钟频率	402 MHz
JESD-30 代码	S-PQFP-G144
长度	20 mm
湿度敏感等级	3
可配置逻辑块数量	2500
输入次数	101
逻辑单元数量	40000
输出次数	101
端子数量	144
最高工作温度	85 °C
最低工作温度
组织	2500 CLBS
封装主体材料	PLASTIC/EPOXY
封装代码	HLFQFP
封装等效代码	QFP144,.87SQ,20
封装形状	SQUARE
封装形式	FLATPACK, HEAT SINK/SLUG, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）	NOT SPECIFIED
可编程逻辑类型	FIELD PROGRAMMABLE GATE ARRAY
座面最大高度	1.65 mm
最大供电电压	3.15 V
最小供电电压	2.85 V
标称供电电压	3 V
表面贴装	YES
温度等级	OTHER
端子形式	GULL WING
端子节距	0.5 mm
端子位置	QUAD
处于峰值回流温度下的最长时间	NOT SPECIFIED
宽度	20 mm
Base Number Matches	1

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Intel

MAX

10 Clocking and PLL

User Guide

Updated for Intel

Quartus

Prime Design Suite:

18.0

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UG-M10CLKPLL | 2018.06.15

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Contents

1. Intel

MAX

10 Clocking and PLL Overview................................................................... 4

1.1. Clock Networks Overview........................................................................................4

1.2. Internal Oscillator Overview.................................................................................... 4

1.3. PLLs Overview.......................................................................................................4

2. Intel MAX 10 Clocking and PLL Architecture and Features.............................................. 6

2.1. Clock Networks Architecture and Features................................................................6

2.1.1. Global Clock Networks................................................................................6

2.1.2. Clock Pins Introduction............................................................................... 6

2.1.3. Clock Resources........................................................................................ 7

2.1.4. Global Clock Network Sources..................................................................... 7

2.1.5. Global Clock Control Block.......................................................................... 9

2.1.6. Global Clock Network Power Down............................................................. 11

2.1.7. Clock Enable Signals................................................................................ 12

2.2. Internal Oscillator Architecture and Features........................................................... 13

2.3. PLLs Architecture and Features............................................................................. 13

2.3.1. PLL Architecture.......................................................................................13

2.3.2. PLL Features........................................................................................... 15

2.3.3. PLL Locations.......................................................................................... 15

2.3.4. Clock Pin to PLL Connections..................................................................... 17

2.3.5. PLL Counter to GCLK Connections.............................................................. 17

2.3.6. PLL Control Signals.................................................................................. 18

2.3.7. Clock Feedback Modes.............................................................................. 19

2.3.8. PLL External Clock Output......................................................................... 23

2.3.9. ADC Clock Input from PLL......................................................................... 24

2.3.10. Spread-Spectrum Clocking...................................................................... 24

2.3.11. PLL Programmable Parameters................................................................. 24

2.3.12. Clock Switchover....................................................................................27

2.3.13. PLL Cascading........................................................................................31

2.3.14. PLL Reconfiguration................................................................................ 32

3. Intel MAX 10 Clocking and PLL Design Considerations.................................................. 34

3.1. Clock Networks Design Considerations.................................................................... 34

3.1.1. Guideline: Clock Enable Signals................................................................. 34

3.1.2. Guideline: Connectivity Restrictions............................................................ 34

3.2. Internal Oscillator Design Considerations................................................................ 34

3.2.1. Guideline: Connectivity Restrictions............................................................ 34

3.3. PLLs Design Considerations................................................................................... 35

3.3.1. Guideline: PLL Control Signals................................................................... 35

3.3.2. Guideline: Connectivity Restrictions............................................................ 35

3.3.3. Guideline: Self-Reset................................................................................ 35

3.3.4. Guideline: Output Clocks...........................................................................36

3.3.5. Guideline: PLL Cascading.......................................................................... 36

3.3.6. Guideline: Clock Switchover...................................................................... 37

3.3.7. Guideline: .mif Streaming in PLL Reconfiguration..........................................38

3.3.8. Guideline: scandone Signal for PLL Reconfiguration...................................... 38

Intel

MAX

10 Clocking and PLL User Guide

Contents

4. Intel MAX 10 Clocking and PLL Implementation Guides................................................ 39

4.1. ALTCLKCTRL Intel FPGA IP Core............................................................................. 39

4.2. ALTPLL Intel FPGA IP Core.....................................................................................39

4.2.1. Expanding the PLL Lock Range...................................................................40

4.2.2. Programmable Bandwidth with Advanced Parameters....................................41

4.2.3. PLL Dynamic Reconfiguration Implementation.............................................. 42

4.2.4. Dynamic Phase Configuration Implementation............................................. 46

4.3. ALTPLL_RECONFIG Intel FPGA IP Core.................................................................... 49

4.3.1. Obtaining the Resource Utilization Report................................................... 49

4.4. Internal Oscillator Intel FPGA IP Core..................................................................... 50

5. ALTCLKCTRL Intel FPGA IP Core References................................................................ 51

5.1. ALTCLKCTRL IP Core Parameters............................................................................ 51

5.2. ALTCLKCTRL IP Core Ports and Signals....................................................................52

6. ALTPLL Intel FPGA IP Core References......................................................................... 53

6.1. ALTPLL IP Core Parameters....................................................................................53

6.1.1. Operation Modes Parameter Settings.......................................................... 53

6.1.2. PLL Control Signals Parameter Settings....................................................... 53

6.1.3. Programmable Bandwidth Parameter Settings.............................................. 54

6.1.4. Clock Switchover Parameter Settings.......................................................... 54

6.1.5. PLL Dynamic Reconfiguration Parameter Settings......................................... 55

6.1.6. Dynamic Phase Configuration Parameter Settings......................................... 55

6.1.7. Output Clocks Parameter Settings.............................................................. 56

6.2. ALTPLL IP Core Ports and Signals........................................................................... 57

7. ALTPLL_RECONFIG Intel FPGA IP Core References...................................................... 60

7.1. ALTPLL_RECONFIG IP Core Parameters................................................................... 60

7.2. ALTPLL_RECONFIG IP Core Ports and Signals........................................................... 61

7.3. ALTPLL_RECONFIG IP Core Counter Settings............................................................63

8. Internal Oscillator Intel FPGA IP Core References........................................................ 66

8.1. Internal Oscillator IP Core Parameters.................................................................... 66

8.2. Internal Oscillator IP Core Ports and Signals............................................................ 66

9. Intel MAX 10 Clocking and PLL User Guide Archives..................................................... 67

10. Document Revision History for the Intel MAX 10 Clocking and PLL User Guide........... 68

Intel

MAX

10 Clocking and PLL User Guide

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