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7026L55G

产品描述Dual-Port SRAM, 16KX16, 55ns, CMOS, CPGA84, 1.120 X 1.12 INCH, 0.160 INCH HEIGHT, CERAMIC, PGA-84
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文件大小174KB,共18页
制造商IDT (Integrated Device Technology)
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7026L55G概述

Dual-Port SRAM, 16KX16, 55ns, CMOS, CPGA84, 1.120 X 1.12 INCH, 0.160 INCH HEIGHT, CERAMIC, PGA-84

7026L55G规格参数

参数名称属性值
是否无铅含铅
是否Rohs认证不符合
厂商名称IDT (Integrated Device Technology)
零件包装代码PGA
包装说明PGA, PGA84M,11X11
针数84
Reach Compliance Codenot_compliant
ECCN代码EAR99
最长访问时间55 ns
I/O 类型COMMON
JESD-30 代码S-CPGA-P84
JESD-609代码e0
内存密度262144 bit
内存集成电路类型DUAL-PORT SRAM
内存宽度16
功能数量1
端口数量2
端子数量84
字数16384 words
字数代码16000
工作模式ASYNCHRONOUS
最高工作温度70 °C
最低工作温度
组织16KX16
输出特性3-STATE
封装主体材料CERAMIC, METAL-SEALED COFIRED
封装代码PGA
封装等效代码PGA84M,11X11
封装形状SQUARE
封装形式GRID ARRAY
并行/串行PARALLEL
峰值回流温度(摄氏度)225
电源5 V
认证状态Not Qualified
最大待机电流0.005 A
最小待机电流4.5 V
最大压摆率0.23 mA
最大供电电压 (Vsup)5.5 V
最小供电电压 (Vsup)4.5 V
标称供电电压 (Vsup)5 V
表面贴装NO
技术CMOS
温度等级COMMERCIAL
端子面层Tin/Lead (Sn/Pb)
端子形式PIN/PEG
端子节距2.54 mm
端子位置PERPENDICULAR
处于峰值回流温度下的最长时间30
Base Number Matches1

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HIGH-SPEED
16K X 16 DUAL-PORT
STATIC RAM
Features
IDT7026S/L
LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018
True Dual-Ported memory cells which allow simultaneous
access of the same memory location
High-speed access
– Commercial: 15/20/25/35/55ns (max.)
– Industrial: 20/25/35/55ns (max.)
– Military: 20/25/35/55ns (max.)
Low-power operation
– IDT7026S
Active: 750mW (typ.)
Standby: 5mW (typ.)
– IDT7026L
Active: 750mW (typ.)
Standby: 1mW (typ.)
Separate upper-byte and lower-byte control for multi-
plexed bus compatibility
IDT7026 easily expands data bus width to 32 bits or more
using the Master/Slave select when cascading more than
one device
M/S = H for
BUSY
output flag on Master,
M/S = L for
BUSY
input on Slave
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 5V (±10%) power supply
Available in 84-pin PGA and 84-pin PLCC
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
Functional Block Diagram
R/
W
L
UB
L
R/
W
R
UB
R
LB
L
CE
L
OE
L
LB
R
CE
R
OE
R
I/O
8L
-I/O
15L
I/O
0L
-I/O
7L
BUSY
L
A
13L
A
0L
(1,2)
I/O
Control
I/O
Control
I/O
8R
-I/O
15R
I/O
0R
-I/O
7R
BUSY
R
A
13R
A
0R
(1,2)
Address
Decoder
14
MEMORY
ARRAY
14
Address
Decoder
CE
L
ARBITRATION
SEMAPHORE
LOGIC
CE
R
SEM
L
M/S
NOTES:
1. (MASTER):
BUSY
is output; (SLAVE):
BUSY
is input.
2.
BUSY
outputs are non-tri-stated push-pull.
SEM
R
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1
DSC 2939/16
©2018 Integrated Device Technology, Inc.
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