PNX17xx Series Data Book
Volume 1 of 1
Connected Media Processor
Rev. 1 — 17 March 2006
Philips Semiconductors
Volume 1 of 1
PNX17xx Series
Connected Media Processor
Table of Contents
Chapter 1: Integrated Circuit Data
1.
2.
2.1
2.2
2.3
2.3.1
2.3.2
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
Pin Description
. . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
Boundary Scan Notice
. . . . . . . . . . . . . . . . . . . . . 1-1
I/O Circuit Summary
. . . . . . . . . . . . . . . . . . . . . . . 1-1
Signal Pin List
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
Power Pin List
. . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
Pin Reference Voltage
. . . . . . . . . . . . . . . . . . . . 1-20
6.9
PCIT5V type I/O circuit
. . . . . . . . . . . . . . . . . . . . 1-32
7.
7.1
7.2
7.3
7.4
7.5
7.6
7.7
7.8
7.9
7.10
7.11
7.12
7.13
I/O Timing Specification
. . . . . . . . . . . . . . . . 1-32
3.
4.
4.1
4.2
4.3
Absolute Maximum Ratings
. . . . . . . . . . . . 1-20
PNX17xx Series Operating Conditions
. 1-21
PNX1700 Device
. . . . . . . . . . . . . . . . . . . . . . . . 1-22
PNX1701 Device
. . . . . . . . . . . . . . . . . . . . . . . . 1-22
PNX1702 Device
. . . . . . . . . . . . . . . . . . . . . . . . 1-23
5.
5.1
5.2
5.3
5.4
5.4.1
5.4.2
Power Considerations
. . . . . . . . . . . . . . . . . . 1-23
Power Supply Sequencing
. . . . . . . . . . . . . . . .
Leakage current Power Consumption
. . . . . .
Standby Power Consumption
. . . . . . . . . . . . . .
Power Consumption
. . . . . . . . . . . . . . . . . . . . . .
Typical Power Consumption for Typical
Applications
1-24
Expected Maximum Currents
. . . . . . . . . . . . . .
1-23
1-24
1-24
1-24
Reset
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33
DDR DRAM Interface
. . . . . . . . . . . . . . . . . . . . . 1-33
PCI Bus Interface
. . . . . . . . . . . . . . . . . . . . . . . . 1-34
QVCP, LCD and FGPO Interfaces
. . . . . . . . . . 1-36
VIP and FGPI Interfaces
. . . . . . . . . . . . . . . . . . 1-37
10/100 LAN In MII Mode
. . . . . . . . . . . . . . . . . . 1-38
10/100 LAN In RMII Mode
. . . . . . . . . . . . . . . . . 1-39
Audio Input Interface
. . . . . . . . . . . . . . . . . . . . . 1-39
Audio Output Interface
. . . . . . . . . . . . . . . . . . . . 1-40
SPDIF I/O Interface
. . . . . . . . . . . . . . . . . . . . . . 1-41
I2C I/O Interface
. . . . . . . . . . . . . . . . . . . . . . . . . 1-42
GPIO Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . 1-43
JTAG Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . 1-44
8.
9.
10.
10.1
10.2
10.2.1
10.2.2
10.3
10.3.1
10.3.2
10.4
Package Outline
. . . . . . . . . . . . . . . . . . . . . . . . . 1-45
BGA Ball Assignment
. . . . . . . . . . . . . . . . . . . 1-46
Board Design Guidelines
. . . . . . . . . . . . . . . 1-48
Power Supplies Decoupling
. . . . . . . . . . . . . . . 1-48
Analog Supplies
. . . . . . . . . . . . . . . . . . . . . . . . . . 1-49
The 3.3 V Analog Supply
. . . . . . . . . . . . . . . . . . 1-49
The SoC Core, VDDA, Analog Supply
. . . . . . 1-49
DDR SDRAM interface
. . . . . . . . . . . . . . . . . . . . 1-50
Do DDR Devices Require Termination?
. . . . . 1-51
What if I really want to use termination for the
PNX17xx Series?
1-51
Package Handling, Soldering and Thermal
Properties
1-52
1-25
6.
6.1
6.2
6.3
6.4
6.5
6.6
6.7
6.8
DC/AC I/O Characteristics
. . . . . . . . . . . . . . 1-26
Input Clock Specification
. . . . . . . . . . . . . . . . . . 1-26
SSTL_2 type I/O Circuit
. . . . . . . . . . . . . . . . . . . 1-27
BPX2T14MCP Type I/O Circuit
. . . . . . . . . . . . 1-28
BPTS1CHP and BPTS1CP Type I/O Circuit
. 1-29
BPTS3CHP and BPTS3CP Type I/O Circuit
. 1-30
IPCHP and IPCP Type I/O Circuit
. . . . . . . . . . 1-31
BPT3MCHDT5V and BPT3MCHT5V Type I/O
Circuit
1-31
IIC3M4SDAT5V and IIC3M4SCLT5V type I/O
circuit
1-32
11.
12.
13.
Miscellaneous
. . . . . . . . . . . . . . . . . . . . . . . . . . . 1-52
Soft Errors Due to Radiation
. . . . . . . . . . . . 1-52
Ordering Information
. . . . . . . . . . . . . . . . . . . . 1-53
Chapter 2: Overview
1.
1.1
1.2
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
PNX17xx Series Functional Overview
. . . . . . . 2-1
PNX17xx Series Features Summary
. . . . . . . . 2-3
6.2
DVD De-scrambler
. . . . . . . . . . . . . . . . . . . . . . . 2-12
7.
7.1
7.2
7.3
7.4
7.5
7.5.1
Image Processing
. . . . . . . . . . . . . . . . . . . . . . . 2-12
Pixel Format
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
Video Input Processor
. . . . . . . . . . . . . . . . . . . . 2-13
Memory Based Scaler
. . . . . . . . . . . . . . . . . . . . 2-14
2D Drawing and DMA Engine
. . . . . . . . . . . . . . 2-15
Quality Video Composition Processor
. . . . . . . 2-15
External Video Improvement Post Processing
. 2-
16
2.
3.
3.1
3.2
3.3
3.4
3.5
3.6
PNX17xx Series Functional Block Diagram
2-5
System Resources
. . . . . . . . . . . . . . . . . . . . . . . 2-6
System Reset
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
System Booting
. . . . . . . . . . . . . . . . . . . . . . . . . . .
Clock System
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
Power Management
. . . . . . . . . . . . . . . . . . . . . . .
Semaphores
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
I2C Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-6
2-6
2-7
2-7
2-8
2-8
8.
8.1
8.2
Audio processing and Input/Output
. . . . 2-17
Audio Processing
. . . . . . . . . . . . . . . . . . . . . . . . 2-17
Audio Inputs and Outputs
. . . . . . . . . . . . . . . . . 2-17
4.
4.1
4.2
System Memory
. . . . . . . . . . . . . . . . . . . . . . . . . 2-9
9.
9.1
9.2
9.3
9.4
General Purpose Interfaces
. . . . . . . . . . . . . 2-18
Video/Data Input Router
. . . . . . . . . . . . . . . . . . 2-18
Video/Data Output Router
. . . . . . . . . . . . . . . . . 2-19
Fast General Purpose Input
. . . . . . . . . . . . . . . 2-20
Fast General Purpose Output
. . . . . . . . . . . . . . 2-21
MMI - Main Memory Interface
. . . . . . . . . . . . . . 2-9
Flash
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
5.
6.
6.1
TM5250 VLIW Media Processor Core
. . . 2-10
MPEG Decoding
. . . . . . . . . . . . . . . . . . . . . . . . 2-11
VLD
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
10.
Peripheral Interface
. . . . . . . . . . . . . . . . . . . . . 2-21
© Koninklijke Philips Electronics N.V. 2006. All rights reserved.
PNX17XX_SER_1
Preliminary data sheet
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-2
Philips Semiconductors
Volume 1 of 1
PNX17xx Series
10.3
10.3.1
10.3.2
10.3.3
10.4
PCI-2.2 & XIO-16 Bus Interface Unit
. . . . . . . . 2-23
PCI Capabilities
. . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
Simple Peripheral Capabilities (‘XIO-8/16’)
. . 2-24
IDE Drive Interface
. . . . . . . . . . . . . . . . . . . . . . . 2-26
10/100 Ethernet MAC
. . . . . . . . . . . . . . . . . . . . . 2-26
10.1
10.1.1
10.1.2
10.1.3
10.1.4
10.2
GPIO - General Purpose Software I/O and
Flexible Serial Interface
2-21
software I/O
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
timestamping
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
event sequence monitoring and signal generation
2-22
GPIO pin reset value
. . . . . . . . . . . . . . . . . . . . . 2-22
IR Remote Control Receiver and Blaster
. . . . 2-23
11.
12.
Endian Modes
. . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
System Debug
. . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
Chapter 3: System On Chip Resources
1.
2.
2.1
2.2
2.3
2.4
2.4.1
2.5
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
System Memory Map
. . . . . . . . . . . . . . . . . . . . 3-1
The PCI View
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
The CPU View
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
The DCS View Or The System View
. . . . . . . . 3-4
The Programmable DCS Apertures
. . . . . . . . . 3-5
DCS DRAM Aperture Control MMIO Registers
3-6
Aperture Boundaries
. . . . . . . . . . . . . . . . . . . . . . 3-6
5.4
5.5
Usage Notes
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10
Semaphore MMIO Registers
. . . . . . . . . . . . . . . 3-11
6.
6.1
6.2
6.3
6.3.1
System Related Information for TM5250
3-12
Interrupts
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
Timers
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
System Parameters for TM5250
. . . . . . . . . . . 3-15
TM5250 System Parameters MMIO Registers
. 3-
16
3.
3.1
3.2
3.3
System Principles
. . . . . . . . . . . . . . . . . . . . . . . 3-7
7.
7.1
Video Input and Output Routers
. . . . . . . . 3-16
MMIO Registers for the Input/Output Video/Data
Router
3-17
Module ID
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
Powerdown bit
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
System Module MMIO registers
. . . . . . . . . . . . 3-8
8.
8.1
Miscellaneous
. . . . . . . . . . . . . . . . . . . . . . . . . . . 3-26
Miscellaneous System MMIO registers
. . . . . . 3-27
4.
4.1
System Endian Mode
. . . . . . . . . . . . . . . . . . . . 3-8
System Endian Mode MMIO registers
. . . . . . . 3-9
5.
5.1
5.2
5.3
System Semaphores
. . . . . . . . . . . . . . . . . . . . 3-9
Semaphore Specification
. . . . . . . . . . . . . . . . . . 3-9
Construction of a 12-bit ID
. . . . . . . . . . . . . . . . . 3-9
The Master Semaphore
. . . . . . . . . . . . . . . . . . . 3-10
9.
10.
11.
12.
System Registers Map Summary
. . . . . . . 3-29
Simplified Internal Bus Infrastructure
. . 3-30
MMIO Memory MAP
. . . . . . . . . . . . . . . . . . . . . 3-31
References
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-32
Chapter 4: Reset
1.
2.
2.1
2.2
2.2.1
2.2.2
2.3
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
Functional Description
. . . . . . . . . . . . . . . . . . 4-1
RESET_IN_N or POR_IN_N?
. . . . . . . . . . . . . .
The watchdog Timer
. . . . . . . . . . . . . . . . . . . . . .
The Non Interrupt Mode
. . . . . . . . . . . . . . . . . . .
The Interrupt Mode
. . . . . . . . . . . . . . . . . . . . . . . .
The Software Reset
. . . . . . . . . . . . . . . . . . . . . . .
4-3
4-4
4-4
4-5
4-6
2.4
The External Software Reset
. . . . . . . . . . . . . . . 4-6
3.
3.1
3.2
Timing Description
. . . . . . . . . . . . . . . . . . . . . . . 4-7
The Hardware Timing
. . . . . . . . . . . . . . . . . . . . . . 4-7
The Software Timing
. . . . . . . . . . . . . . . . . . . . . . 4-8
4.
5.
Register Definitions
. . . . . . . . . . . . . . . . . . . . . . 4-9
References
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
Chapter 5: The Clock Module
1.
2.
2.1
2.2
2.2.1
2.2.2
2.2.3
2.2.4
2.2.5
2.3
2.4
2.5
2.6
2.7
2.8
PNX17XX_SER_1
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
Functional Description
. . . . . . . . . . . . . . . . . . 5-1
The Modules and their Clocks
. . . . . . . . . . . . . . 5-4
Clock Sources for PNX17xx Series
. . . . . . . . . . 5-7
PLL Specification
. . . . . . . . . . . . . . . . . . . . . . . . . 5-8
The Clock Dividers
. . . . . . . . . . . . . . . . . . . . . . . 5-10
The DDS Clocks
. . . . . . . . . . . . . . . . . . . . . . . . . 5-11
DDS and PLL Assignment Summary
. . . . . . . 5-11
External Clocks
. . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
Clock Control Logic
. . . . . . . . . . . . . . . . . . . . . . 5-13
Bypass Clock Sources
. . . . . . . . . . . . . . . . . . . . 5-14
Power-up and Reset sequence
. . . . . . . . . . . . 5-15
Clock Stretching
. . . . . . . . . . . . . . . . . . . . . . . . . 5-15
Clock Frequency Determination
. . . . . . . . . . . 5-16
Power Down
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
2.8.1
2.9
2.10
2.11
2.11.1
2.11.2
2.12
2.12.1
2.12.2
2.12.3
2.12.4
2.12.5
2.12.6
Wake-Up from Power Down
. . . . . . . . . . . . . . . 5-17
Clock Detection
. . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
VDO Clocks
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19
GPIO Clocks
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20
Setting GPIO[14:12]/GCLOCK[2:0] as Clock
Outputs
5-20
GPIO[6:4]/CLOCK[6:4] as Clock Outputs
. . . . 5-20
Clock Block Diagrams
. . . . . . . . . . . . . . . . . . . . 5-21
TM5250, DDR and QVCP clocks
. . . . . . . . . . . 5-22
Clock Dividers
. . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24
Internal PNX17xx Series Clock from Dividers
5-25
GPIO Clocks
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-27
External Clocks
. . . . . . . . . . . . . . . . . . . . . . . . . . 5-28
SPDO
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-32
3.
Registers Definition
. . . . . . . . . . . . . . . . . . . . . 5-32
© Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Preliminary data sheet
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-3
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Volume 1 of 1
PNX17xx Series
3.2
Registers Description
. . . . . . . . . . . . . . . . . . . . . 5-35
3.1
Registers Summary
. . . . . . . . . . . . . . . . . . . . . . 5-32
Chapter 6: Boot Module
1.
2.
2.1
2.2
2.2.1
2.2.2
2.2.3
2.3
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
Functional Description
. . . . . . . . . . . . . . . . . . 6-1
The Boot Modes
. . . . . . . . . . . . . . . . . . . . . . . . . .
Boot Module Operation
. . . . . . . . . . . . . . . . . . . .
MMIO Bus Interface
. . . . . . . . . . . . . . . . . . . . . . .
I2C Master
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Boot Control/State Machine
. . . . . . . . . . . . . . . .
The Boot Command Language
. . . . . . . . . . . . .
6-2
6-4
6-4
6-4
6-5
6-5
3.2
3.2.1
3.3
The Specifics of the Boot From Flash Memory
Devices
6-10
Binary Sequence for the Section of the Flash Boot
6-12
The Specifics of the Host-Assisted Mode
. . . . 6-12
4.
4.1
4.2
4.3
The Boot From an I2C EEPROM
3.
3.1
3.1.1
PNX17xx Series Boot Scripts Content
. . . 6-6
The Common Behavior
. . . . . . . . . . . . . . . . . . . . 6-6
Binary Sequence for the Common Boot Script
6-9
. . . . . . . . 6-14
External I2C Boot EEPROM Types
. . . . . . . . . 6-14
The Boot Commands and The Endian Mode
. 6-15
Details on I2C Operation
. . . . . . . . . . . . . . . . . . 6-15
5.
References
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
Chapter 7: PCI-XIO Module
1.
2.
2.1
2.2
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
Functional Description
. . . . . . . . . . . . . . . . . . 7-2
Document title variable Block Level Diagram
. 7-3
Architecture
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
4.
4.1
4.2
4.3
4.3.1
4.3.2
4.3.3
4.3.4
4.4
4.5
Application Notes
. . . . . . . . . . . . . . . . . . . . . . . 7-19
DTL Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-19
System Memory Bus Interface, the MTL Bus
7-19
XIO Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-20
Motorola Interface
. . . . . . . . . . . . . . . . . . . . . . . . 7-20
NAND-Flash Interface
. . . . . . . . . . . . . . . . . . . . 7-20
NOR Flash Interface
. . . . . . . . . . . . . . . . . . . . . . 7-20
IDE Interface
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-21
PCI Endian Support
. . . . . . . . . . . . . . . . . . . . . . 7-21
General Notes
. . . . . . . . . . . . . . . . . . . . . . . . . . . 7-21
3.
3.1
3.1.1
3.1.2
3.1.3
3.1.4
3.2
Operation
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
Overview
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
NAND-Flash Interface Operation
. . . . . . . . . . . . 7-5
Motorola Style Interface
. . . . . . . . . . . . . . . . . . 7-10
NOR Flash Interface
. . . . . . . . . . . . . . . . . . . . . 7-12
IDE Description
. . . . . . . . . . . . . . . . . . . . . . . . . . 7-13
PCI Interrupt Enable Register
. . . . . . . . . . . . . 7-18
5.
5.1
Register Descriptions
. . . . . . . . . . . . . . . . . . . 7-21
Register Summary
. . . . . . . . . . . . . . . . . . . . . . . 7-22
Chapter 8: General Purpose Input Output Pins
1.
2.
2.1
2.1.1
2.1.2
2.1.3
2.2
2.2.1
2.2.2
2.3
2.3.1
2.3.2
2.4
2.4.1
2.5
2.6
2.7
2.8
2.9
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
Functional Description
. . . . . . . . . . . . . . . . . . 8-2
GPIO: The Basic Pin Behavior
. . . . . . . . . . . . . . 8-2
GPIO Mode settings
. . . . . . . . . . . . . . . . . . . . . . . 8-4
GPIO Data Settings MMIO Registers
. . . . . . . . 8-4
GPIO Pin Status Reading
. . . . . . . . . . . . . . . . . . 8-6
GPIO: The Event Monitoring Mode
. . . . . . . . . . 8-6
Timestamp Reference clock
. . . . . . . . . . . . . . . . 8-7
Timestamp format
. . . . . . . . . . . . . . . . . . . . . . . . . 8-7
GPIO: The Signal Monitoring & Pattern
Generation Modes
8-7
The Signal Monitoring Mode
. . . . . . . . . . . . . . . . 8-8
The Signal Pattern Generation Mode
. . . . . . . 8-11
GPIO Error Behaviour
. . . . . . . . . . . . . . . . . . . . 8-14
GPIO Frequency Restrictions
. . . . . . . . . . . . . . 8-15
The GPIO Clock Pins
. . . . . . . . . . . . . . . . . . . . . 8-17
GPIO Interrupts
. . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
Timer Sources
. . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
Wake-up Interrupt
. . . . . . . . . . . . . . . . . . . . . . . . 8-18
External Watchdog
. . . . . . . . . . . . . . . . . . . . . . . 8-18
3.1
3.2
Duty-cycle programming
. . . . . . . . . . . . . . . . . . 8-19
Spike Filtering
. . . . . . . . . . . . . . . . . . . . . . . . . . . 8-20
4.
4.1
4.2
4.3
4.4
4.5
4.6
4.7
4.8
4.9
4.10
4.11
4.12
4.13
4.14
4.15
MMIO Registers
. . . . . . . . . . . . . . . . . . . . . . . . . 8-21
GPIO Mode Control Registers
. . . . . . . . . . . . . 8-24
GPIO Data Control
. . . . . . . . . . . . . . . . . . . . . . . 8-26
Readable Internal PNX17xx Series Signals
. . 8-26
Sampling and Pattern Generation Control
Registers for the FIFO Queues
8-27
Signal and Event Monitoring Control Registers for
the Timestamp Units
8-34
Timestamp Unit Registers
. . . . . . . . . . . . . . . . . 8-34
GPIO Time Counter
. . . . . . . . . . . . . . . . . . . . . . 8-34
GPIO TM5250 Timer Input Select
. . . . . . . . . . 8-35
GPIO Interrupt Status
. . . . . . . . . . . . . . . . . . . . . 8-35
Clock Out Select
. . . . . . . . . . . . . . . . . . . . . . . . . 8-36
GPIO Interrupt Registers for the FIFO Queues
(One for each FIFO Queue)
8-37
GPIO Module Status Register for all 12
Timestamp Units
8-38
GPIO POWERDOWN
. . . . . . . . . . . . . . . . . . . . 8-43
GPIO Module ID
. . . . . . . . . . . . . . . . . . . . . . . . . 8-43
GPIO IO_SEL Selection Values
. . . . . . . . . . . . 8-43
3.
IR Applications
. . . . . . . . . . . . . . . . . . . . . . . . . 8-18
PNX17XX_SER_1
© Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Preliminary data sheet
Rev. 1 — 17 March 2006
-4
Philips Semiconductors
Volume 1 of 1
PNX17xx Series
Chapter 9: DDR Controller
1.
2.
2.1
2.1.1
2.1.2
2.1.3
2.2
2.2.1
2.2.2
2.2.3
2.2.4
2.2.5
2.2.6
2.3
2.3.1
2.3.2
2.4
2.5
2.5.1
2.5.2
2.5.3
2.5.4
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
Functional Description
. . . . . . . . . . . . . . . . . . 9-1
Start and Warm Start
. . . . . . . . . . . . . . . . . . . . . . 9-2
The Start Mode
. . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
Warm Start
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
Observing Start State
. . . . . . . . . . . . . . . . . . . . . 9-3
Arbitration
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
The First Level of Arbitration: Between the DMA
and the CPU
9-3
Second Level of Arbitration
. . . . . . . . . . . . . . . . . 9-6
Dynamic Ratios
. . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
Pre-Emption
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
Back Log Buffer (BLB)
. . . . . . . . . . . . . . . . . . . . . 9-9
PMAN (Hub) versus DDR Controller Interaction
9-
9
2.5.5
Sequence of Actions
. . . . . . . . . . . . . . . . . . . . . . 9-16
3.
3.1
3.2
3.3
3.4
3.5
3.6
Application Notes
. . . . . . . . . . . . . . . . . . . . . . . 9-16
Memory Configurations
. . . . . . . . . . . . . . . . . . . 9-16
Error Signaling
. . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
Latency
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
Data Coherency
. . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
Programming the Internal Arbiter
. . . . . . . . . . . 9-18
The DDR Controller and the DDR Memory
Devices
9-20
4.
4.0.1
4.1
4.2
4.3
4.4
4.5
4.6
4.7
Timing Diagrams and Tables
. . . . . . . . . . . . 9-20
Tcas Timing Parameter
. . . . . . . . . . . . . . . . . . . 9-21
Trrd and Trc Timing Parameters
. . . . . . . . . . . 9-21
Trfc Timing Parameter
. . . . . . . . . . . . . . . . . . . . 9-21
Twr Timing Parameter
. . . . . . . . . . . . . . . . . . . . 9-22
Tras Timing Parameter
. . . . . . . . . . . . . . . . . . . 9-22
Trp Timing Parameter
. . . . . . . . . . . . . . . . . . . . 9-22
Trcd_rd Timing Parameter
. . . . . . . . . . . . . . . . . 9-23
Trcd_wr Timing Parameter
. . . . . . . . . . . . . . . . 9-23
Addressing
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Region Mapping Scheme
. . . . . . . . .
DDR Memory Rank Locations
. . . . . . . . . . . . .
Clock Programming
. . . . . . . . . . . . . . . . . . . . . .
Power Management
. . . . . . . . . . . . . . . . . . . . . .
Halting and Unhalting
. . . . . . . . . . . . . . . . . . . .
MMIO Directed Halt
. . . . . . . . . . . . . . . . . . . . . .
Auto Halt
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Observing Halt Mode
. . . . . . . . . . . . . . . . . . . . .
9-10
9-10
9-12
9-13
9-13
9-14
9-14
9-14
9-15
5.
5.1
5.2
Register Descriptions
. . . . . . . . . . . . . . . . . . . 9-23
Register Summary
. . . . . . . . . . . . . . . . . . . . . . . 9-24
Register Table
. . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
6.
References
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-32
Chapter 10: LCD Controller
1.
1.1
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
LCD Controller Features
. . . . . . . . . . . . . . . . . . 10-1
2.
2.1
2.2
Functional Description
. . . . . . . . . . . . . . . . . 10-1
Overview
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
Power Sequencing
. . . . . . . . . . . . . . . . . . . . . . . 10-2
3.
3.1
3.2
Operation
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
Overview
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
Power Sequencing State Machine
. . . . . . . . . 10-3
3.2.1
3.2.2
3.2.3
3.2.4
3.3
3.4
IDLE state
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
DCEN state
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
BLEN state
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
PEPED state
. . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Counter
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
Gating Logic
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
4.
4.1
Register Descriptions
. . . . . . . . . . . . . . . . . . . 10-6
LCD MMIO Registers
. . . . . . . . . . . . . . . . . . . . . 10-7
Chapter 11: QVCP
1.
1.1
Introduction
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
Features
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
2.4.2
2.4.3
2.4.4
2.4.5
2.4.6
2.4.7
2.5
2.6
2.6.1
2.6.2
2.7
2.7.1
2.7.2
2.7.3
2.7.4
2.
2.1
2.2
2.3
2.3.1
2.3.2
2.3.3
2.3.4
2.3.5
2.3.6
2.3.7
2.4
2.4.1
Functional Description
11-4
11-4
11-5
11-6
11-6
11-7
Chroma Key and Undither (CKEY/UDTH) Unit
11-
7
Chroma Upsample Filter (CUPS)
. . . . . . . . . 11-11
Linear Interpolator (LINT)
. . . . . . . . . . . . . . . . 11-11
.................
QVCP Block Diagram
. . . . . . . . . . . . . . . . . . . .
Architecture
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Layer Resources and Functions
. . . . . . . . . . .
Memory Access Control (DMA CTRL)
. . . . . .
Pixel Formatter Unit (PFU)
. . . . . . . . . . . . . . . .
DCTI (Digital Chroma/Color Transient
Improvement)
11-13
HSRU (Horizontal Sample Rate Upconverter)
. 11-
13
Video/Graphics Contrast Brightness Matrix
(VCBM)
11-11
Layer and Fetch Control
. . . . . . . . . . . . . . . . . 11-12
Pool Resources and Functions
. . . . . . . . . . . 11-13
CLUT (Color Look Up Table)
. . . . . . . . . . . . . 11-13
HIST (Histogram Modification) Unit
. . . . . . . . 11-14
LSHR (Luminance/Luma Sharpening) Unit
. 11-14
Color Features (CFTR) Unit
. . . . . . . . . . . . . . 11-14
PLAN (Semi Planar DMA) Unit
. . . . . . . . . . . . 11-15
Screen Timing Generator
. . . . . . . . . . . . . . . . 11-15
Mixer Structure
. . . . . . . . . . . . . . . . . . . . . . . . . 11-16
Key Generation
. . . . . . . . . . . . . . . . . . . . . . . . . 11-18
Alpha Blending
. . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
Output Pipeline Structure
. . . . . . . . . . . . . . . . . 11-19
Supported Output Formats
. . . . . . . . . . . . . . . 11-20
Layer Selection
. . . . . . . . . . . . . . . . . . . . . . . . . 11-20
Chrominance Downsampling (CDNS)
. . . . . . 11-20
Gamma Correction and Noise Shaping (GNSH&
ONSH)
11-20
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PNX17XX_SER_1
Preliminary data sheet
Rev. 1 — 17 March 2006
-5
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