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71V67703S85BGG

产品描述SRAM 9M 3.3V PBSRAM SLOW F/T
产品类别存储   
文件大小170KB,共20页
制造商IDT(艾迪悌)
官网地址http://www.idt.com/
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71V67703S85BGG概述

SRAM 9M 3.3V PBSRAM SLOW F/T

71V67703S85BGG规格参数

参数名称属性值
产品种类
Product Category
SRAM
制造商
Manufacturer
IDT(艾迪悌)
RoHSDetails
Memory Size9 Mbit
Organization256 k x 36
Access Time8.5 ns
Maximum Clock Frequency87 MHz
接口类型
Interface Type
Parallel
电源电压-最大
Supply Voltage - Max
3.465 V
电源电压-最小
Supply Voltage - Min
3.135 V
Supply Current - Max190 mA
最小工作温度
Minimum Operating Temperature
0 C
最大工作温度
Maximum Operating Temperature
+ 70 C
安装风格
Mounting Style
SMD/SMT
封装 / 箱体
Package / Case
PBGA-119
系列
Packaging
Tray
高度
Height
2.15 mm
长度
Length
14 mm
Memory TypeSDR
Moisture SensitiveYes
工作温度范围
Operating Temperature Range
0 C to + 70 C
工厂包装数量
Factory Pack Quantity
84
类型
Type
Synchronous
宽度
Width
22 mm

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256K X 36, 512K X 18
IDT71V67703
3.3V Synchronous SRAMs
IDT71V67903
3.3V I/O, Burst Counter
Flow-Through Outputs, Single Cycle Deselect
Features
256K x 36, 512K x 18 memory configurations
Supports fast access times:
– 7.5ns up to 117MHz clock frequency
– 8.0ns up to 100MHz clock frequency
– 8.5ns up to 87MHz clock frequency
LBO
input selects interleaved or linear burst mode
Self-timed write cycle with global write control (GW), byte write
enable (BWE), and byte writes (BWx)
3.3V core power supply
Power down controlled by ZZ input
3.3V I/O supply (V
DDQ
)
Packaged in a JEDEC Standard 100-pin thin plastic quad
flatpack (TQFP), 119 ball grid array (BGA) and 165 fine pitch ball
grid array (fBGA)
Green parts available see ordering information
Functional Block Diagram
LBO
ADV
CEN
Burst
Sequence
INTERNAL
ADDRESS
CLK
ADSC
ADSP
CLK EN
ADDRESS
REGISTER
Byte 1
Write Register
Binary
Counter
CLR
2
Burst
Logic
18/19
A0*
A1*
Q0
Q1
256K x 36/
512K x 18-
BIT
MEMORY
ARRAY
2
A
0
,A
1
18/19
A
2 -
A
18
36/18
36/18
A
0–
A
17/18
GW
BWE
BW
1
Byte 1
Write Driver
9
Byte 2
Write Register
Byte 2
Write Driver
BW
2
Byte 3
Write Register
9
Byte 3
Write Driver
BW
3
Byte 4
Write Register
9
Byte 4
Write Driver
BW
4
9
CE
CS
0
CS
1
D
Q
Enable
Register
DATA INPUT
REGISTER
CLK EN
ZZ
Powerdown
OE
OE
I/O
0
–I/O
31
I/O
P1–
I/O
P4
36/18
OUTPUT
BUFFER
,
5309 drw 01
DECEMBER 2014
1
©2014 Integrated Device Technology, Inc.
DSC-5309/06
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