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74ALVCH32245LBR

产品描述Bus Transceivers 32-Bit Bus Transcver
产品类别逻辑    逻辑   
文件大小221KB,共9页
制造商ST(意法半导体)
官网地址http://www.st.com/
标准
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74ALVCH32245LBR在线购买

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74ALVCH32245LBR概述

Bus Transceivers 32-Bit Bus Transcver

74ALVCH32245LBR规格参数

参数名称属性值
是否Rohs认证符合
厂商名称ST(意法半导体)
零件包装代码BGA
包装说明LFBGA, BGA96,6X16,32
针数96
Reach Compliance Codeunknown
控制类型COMMON CONTROL
计数方向BIDIRECTIONAL
系列CMOS
JESD-30 代码R-PBGA-B96
JESD-609代码e1
长度13.5 mm
逻辑集成电路类型BUS TRANSCEIVER
最大I(ol)0.024 A
位数1
功能数量32
端口数量2
端子数量96
最高工作温度85 °C
最低工作温度-40 °C
输出特性3-STATE
输出极性TRUE
封装主体材料PLASTIC/EPOXY
封装代码LFBGA
封装等效代码BGA96,6X16,32
封装形状RECTANGULAR
封装形式GRID ARRAY, LOW PROFILE, FINE PITCH
峰值回流温度(摄氏度)NOT SPECIFIED
电源3.3 V
Prop。Delay @ Nom-Sup3 ns
传播延迟(tpd)3.7 ns
认证状态Not Qualified
座面最大高度1.6 mm
最大供电电压 (Vsup)3.6 V
最小供电电压 (Vsup)1.65 V
标称供电电压 (Vsup)3 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子面层Tin/Silver/Copper (Sn95.5Ag4.0Cu0.5)
端子形式BALL
端子节距0.8 mm
端子位置BOTTOM
处于峰值回流温度下的最长时间NOT SPECIFIED
翻译N/A
宽度5.5 mm
Base Number Matches1

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74ALVCH32245
LOW VOLTAGE CMOS 32-BIT BUS TRANSCEIVER
(3-STATE) WITH 3.6V TOLERANTAT INPUTS AND OUTPUTS
s
s
s
s
s
s
s
s
s
3.6V TOLERANT INPUTS AND OUTPUTS
HIGH SPEED:
t
PD
= 3.0ns (MAX.) at V
CC
= 3.0 to 3.6V
t
PD
= 3.7ns (MAX.) at V
CC
= 2.3 to 2.7V
POWER DOWN PROTECTION ON INPUTS
AND OUTPUTS
SYMMETRICAL OUTPUT IMPEDANCE:
|I
OH
| = I
OL
= 24mA (MIN) at V
CC
= 3V
|I
OH
| = I
OL
= 8mA (MIN) at V
CC
= 2.3V
OPERATING VOLTAGE RANGE:
V
CC
(OPR) = 1.65V to 3.6V
PIN AND FUNCTION COMPATIBLE WITH
74 SERIES 32245
BUS HOLD PROVIDED ON BOTH SIDE
LATCH-UP PERFORMANCE EXCEEDS
300mA
ESD PERFORMANCE:
HBM > 2000V (MIL STD 883 method 3015);
MM > 200V
LFBGA96
(Top and Bottom view)
ORDER CODES
PACKAGE
LFBGA96
TRAY
74ALVCH32245LB
74ALVCH32245LBR
DESCRIPTION
The 74ALVCH32245 is a low voltage CMOS
32-BIT
BUS
TRANSCEIVER
(3-STATE)
fabricated with sub-micron silicon gate and
five-layer metal wiring C
2
MOS technology. It is
ideal for 1.65 to 3.6 V applications; it can be
interfaced to 3.6V signal enviroment for both
inputs and outputs.
LOGIC DIAGRAM
O
so
b
te
le
ro
P
uc
d
s)
t(
so
b
-O
This IC is intended for two-ways asynchronous
communication between data buses: the direction
of data trasmission is determined by DIR input.
Any nG contol output governs eight BUS
TRANSCEIVERS. Output Enable input (nG) tied
together gives full 32-bit operation. When nG is
LOW, the output are enabled. When nG is HIGH,
the output are in high impedance state so that the
buses are effectively isolated. Bus hold on data
inputs is provided in order to eliminate the need for
external pull-up or pull-down resistor.
All inputs and outputs are equipped with
protection circuits against static discharge, giving
them 2KV ESD immunity and transient excess
voltage.
P
te
le
od
r
s)
t(
uc
T&R
February 2002
1/9
美女哦!!
和大家分享一下啦...
kiho 聊聊、笑笑、闹闹
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