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NAND128R3A0BZB6F

产品描述32M X 16 FLASH 3V PROM, 35 ns, PDSO48
产品类别存储   
文件大小398KB,共56页
制造商ST(意法半导体)
官网地址http://www.st.com/
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NAND128R3A0BZB6F概述

32M X 16 FLASH 3V PROM, 35 ns, PDSO48

32M × 16 FLASH 3V 可编程只读存储器, 35 ns, PDSO48

NAND128R3A0BZB6F规格参数

参数名称属性值
功能数量1
端子数量48
最大工作温度70 Cel
最小工作温度0.0 Cel
最大供电/工作电压3.6 V
最小供电/工作电压2.7 V
额定供电电压3 V
最大存取时间35 ns
加工封装描述12 X 17 MM, 0.65 MM HEIGHT, ROHS COMPLIANT, PLASTIC, USOP-48
无铅Yes
欧盟RoHS规范Yes
状态TRANSFERRED
包装形状RECTANGULAR
包装尺寸SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH
表面贴装Yes
端子形式GULL WING
端子间距0.5000 mm
端子涂层NOT SPECIFIED
端子位置DUAL
包装材料PLASTIC/EPOXY
温度等级COMMERCIAL
内存宽度16
组织32M X 16
存储密度5.37E8 deg
操作模式ASYNCHRONOUS
位数3.36E7 words
位数32M
内存IC类型FLASH 3V PROM
串行并行PARALLEL

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NAND128-A, NAND256-A
NAND512-A, NAND01G-A
128 Mbit, 256 Mbit, 512 Mbit, 1 Gbit (x8/x16)
528 Byte/264 Word Page, 1.8V/3V, NAND Flash Memories
PRELIMINARY DATA
FEATURES SUMMARY
HIGH DENSITY NAND FLASH MEMORIES
– Up to 1 Gbit memory array
– Up to 32 Mbit spare area
– Cost effective solutions for mass storage
applications
NAND INTERFACE
– x8 or x16 bus width
– Multiplexed Address/ Data
– Pinout compatibility for all densities
SUPPLY VOLTAGE
– 1.8V device: V
DD
= 1.7 to 1.95V
– 3.0V device: V
DD
= 2.7 to 3.6V
PAGE SIZE
– x8 device: (512 + 16 spare) Bytes
– x16 device: (256 + 8 spare) Words
BLOCK SIZE
– x8 device: (16K + 512 spare) Bytes
– x16 device: (8K + 256 spare) Words
PAGE READ / PROGRAM
– Random access: 12µs (max)
– Sequential access: 50ns (min)
– Page program time: 200µs (typ)
COPY BACK PROGRAM MODE
– Fast page copy without external buffering
FAST BLOCK ERASE
– Block erase time: 2ms (Typ)
STATUS REGISTER
ELECTRONIC SIGNATURE
CHIP ENABLE ‘DON’T CARE’ OPTION
– Simple interface with microcontroller
AUTOMATIC PAGE 0 READ AT POWER-UP
OPTION
– Boot from NAND support
– Automatic Memory Download
SERIAL NUMBER OPTION
Figure 1. Packages
TSOP48 12 x 20mm
WSOP48 12 x 17 x 0.65mm
FBGA
VFBGA55 8 x 10 x 1mm
TFBGA55 8 x 10 x 1.2mm
VFBGA63 8.5 x 15 x 1mm
TFBGA63 8.5 x 15 x 1.2mm
HARDWARE DATA PROTECTION
– Program/Erase locked during Power
transitions
DATA INTEGRITY
– 100,000 Program/Erase cycles
– 10 years Data Retention
DEVELOPMENT TOOLS
– Error Correction Code software and
hardware models
– Bad Blocks Management and Wear
Leveling algorithms
– PC Demo board with simulation software
– File System OS Native reference software
– Hardware simulation models
July 2004
1/56
This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to change without notice.
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