Datasheet> 器件分类 > 存储> 存储> CYD18S18V18-167BBXI

文档预览

CYD18S18V18-167BBXI: 产品描述sram 18m sync dual port 1mx18 90nm sdr ind; 产品类别存储存储; 文件大小782KB，共51页; 制造商Cypress(赛普拉斯); 标准

下载文档详细参数选型对比全文预览

CYD18S18V18-167BBXI概述

sram 18m sync dual port 1mx18 90nm sdr ind

CYD18S18V18-167BBXI规格参数

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
厂商名称	Cypress(赛普拉斯)
零件包装代码	BGA
包装说明	LBGA, BGA256,16X16,40
针数	256
Reach Compliance Code	compliant
ECCN代码	3A991.B.2.A
最长访问时间	11 ns
其他特性	PIPELINED OR FLOW-THROUGH ARCHITECTURE, IT CAN ALSO OPERATES AT 1.8V
最大时钟频率 (fCLK)	167 MHz
I/O 类型	COMMON
JESD-30 代码	S-PBGA-B256
JESD-609代码	e1
长度	19 mm
内存密度	18874368 bit
内存集成电路类型	DUAL-PORT SRAM
内存宽度	18
湿度敏感等级	3
功能数量	1
端口数量	2
端子数量	256
字数	1048576 words
字数代码	1000000
工作模式	SYNCHRONOUS
最高工作温度	85 °C
最低工作温度	-40 °C
组织	1MX18
输出特性	3-STATE
封装主体材料	PLASTIC/EPOXY
封装代码	LBGA
封装等效代码	BGA256,16X16,40
封装形状	SQUARE
封装形式	GRID ARRAY, LOW PROFILE
并行/串行	PARALLEL
峰值回流温度（摄氏度）	260
电源	1.5/1.8 V
认证状态	Not Qualified
座面最大高度	1.7 mm
最大待机电流	0.35 A
最小待机电流	1.4 V
最大压摆率	0.75 mA
最大供电电压 (Vsup)	1.58 V
最小供电电压 (Vsup)	1.42 V
标称供电电压 (Vsup)	1.5 V
表面贴装	YES
技术	CMOS
温度等级	INDUSTRIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL
端子节距	1 mm
端子位置	BOTTOM
处于峰值回流温度下的最长时间	20
宽度	19 mm
Base Number Matches	1

文档预览

下载PDF文档

全文
预览

FullFlex

FullFlex™ Synchronous

SDR Dual-Port SRAM

Features

• True dual-ported memory allows simultaneous access

to the shared array from each port

• Synchronous pipelined operation with Single Data Rate

(SDR) operation on each port

— SDR interface at 250 MHz

— Up to 36-Gb/s bandwidth (250 MHz * 72 bit * 2 ports)

• Selectable pipelined or flow-through mode

• 1.5V or 1.8V core power supply

• Commercial and Industrial temperature

• IEEE 1149.1 JTAG boundary scan

• Available in 484-ball PBGA Packages and 256-ball

FBGA packages

• FullFlex72 family

— 36-Mbit: 512K x 72 (CYD36S72V18)

— 18-Mbit: 256K x 72 (CYD18S72V18)

— 9-Mbit: 128K x 72 (CYD09S72V18)

— 4-Mbit: 64K x 72 (CYD04S72V18)

• FullFlex36 family

— 36-Mbit: 1M x 36 (CYD36S36V18)

— 18-Mbit: 512K x 36 (CYD18S36V18)

— 9-Mbit: 256K x 36 (CYD09S36V18)

— 4-Mbit: 128K x 36 (CYD04S36V18)

• FullFlex18 family

— 36-Mbit: 2M x 18 (CYD36S18V18)

— 18-Mbit: 1M x 18 (CYD18S18V18)

— 9-Mbit: 512K x 18 (CYD09S18V18)

— 4-Mbit: 256K x 18 (CYD04S18V18)

• Built-in deterministic access control to manage

address collisions

— Deterministic flag output upon collision detection

— Collision detection on back-to-back clock cycles

— First Busy Address readback

• Advanced features for improved high-speed data

transfer and flexibility

— Variable Impedance Matching (VIM)

— Echo clocks

— Selectable LVTTL (3.3V), Extended HSTL

(1.4V–1.9V), 1.8V LVCMOS, or 2.5V LVCMOS I/O on

each port

— Burst counters for sequential memory access

— Mailbox with interrupt flags for message passing

— Dual Chip Enables for easy depth expansion

Functional Description

The FullFlex™ Dual-Port SRAM families consist of 4-Mbit,

9-Mbit, 18-Mbit, and 36-Mbit synchronous, true dual-port static

RAMs that are high-speed, low-power 1.8V/1.5V CMOS. Two

ports are provided, allowing the array to be accessed simulta-

neously. Simultaneous access to a location triggers determin-

istic access control. For FullFlex72 these ports can operate

independently with 72-bit bus widths and each port can be

independently configured for two pipelined stages. Each port

can also be configured to operate in pipelined or flow-through

mode.

Advanced features include built-in deterministic access

control to manage address collisions during simultaneous

access to the same memory location, Variable Impedance

Matching (VIM) to improve data transmission by matching the

output driver impedance to the line impedance, and echo

clocks to improve data transfer.

To reduce the static power consumption, chip enables can be

used to power down the internal circuitry. The number of

cycles of latency before a change in CE0 or CE1 will enable

or disable the databus matches the number of cycles of read

latency selected for the device. In order for a valid write or read

to occur, both chip enable inputs on a port must be active.

Each port contains an optional burst counter on the input

address register. After externally loading the counter with the

initial address, the counter will increment the address inter-

nally.

Additional features of this device include a mask register and

a mirror register to control counter increments and

wrap-around. The counter-interrupt (CNTINT) flags notify the

host that the counter will reach maximum count value on the

next clock cycle. The host can read the burst-counter internal

address, mask register address, and busy address on the

address lines. The host can also load the counter with the

address stored in the mirror register by utilizing the retransmit

functionality. Mailbox interrupt flags can be used for message

passing, and JTAG boundary scan and asynchronous Master

Reset (MRST) are also available. The logic block diagram in

Figure 1

displays these features.

The FullFlex72 is offered in a 484-ball plastic BGA package.

The FullFlex36 and FullFlex18 are offered in both 484-ball and

256-ball fine pitch BGA packages.

Cypress Semiconductor Corporation

Document #: 38-06082 Rev. *G

•

198 Champion Court

•

San Jose

CA 95134-1709

•

408-943-2600

Revised December 21, 2006

CYD18S18V18-167BBXI相似产品对比

	CYD18S18V18-167BBXI	CYD18S18V18-250BBXC	CYD18S18V18-200BBXI	CYD18S18V18-167BBXC	CYD18S18V18-200BBXC
描述	sram 18m sync dual port 1mx18 90nm sdr ind	sram 18m sync dual port 1mx18 90nm sdr com	sram 18m sync dual port 1mx18 90nm sdr ind	sram 18m sync dual port 1mx18 90nm sdr com	sram 18m sync dual port 1mx18 90nm sdr com
是否无铅	不含铅	不含铅	不含铅	不含铅	不含铅
是否Rohs认证	符合	符合	符合	符合	符合
厂商名称	Cypress(赛普拉斯)	Cypress(赛普拉斯)	Cypress(赛普拉斯)	Cypress(赛普拉斯)	Cypress(赛普拉斯)
零件包装代码	BGA	BGA	BGA	BGA	BGA
包装说明	LBGA, BGA256,16X16,40	19 X 19 MM, 1.70 MM HEIGHT, 1 MM PITCH, LEAD FREE, FBGA-256	LBGA, BGA256,16X16,40	LBGA, BGA256,16X16,40	LBGA, BGA256,16X16,40
针数	256	256	256	256	256
Reach Compliance Code	compliant	compliant	compliant	compliant	compliant
ECCN代码	3A991.B.2.A	3A991.B.2.A	3A991.B.2.A	3A991.B.2.A	3A991.B.2.A
最长访问时间	11 ns	7.2 ns	9 ns	11 ns	9 ns
其他特性	PIPELINED OR FLOW-THROUGH ARCHITECTURE, IT CAN ALSO OPERATES AT 1.8V	PIPELINED OR FLOW-THROUGH ARCHITECTURE, IT CAN ALSO OPERATES AT 1.8V	PIPELINED OR FLOW-THROUGH ARCHITECTURE, IT CAN ALSO OPERATES AT 1.8V	PIPELINED OR FLOW-THROUGH ARCHITECTURE, IT CAN ALSO OPERATES AT 1.8V	PIPELINED OR FLOW-THROUGH ARCHITECTURE, IT CAN ALSO OPERATES AT 1.8V
最大时钟频率 (fCLK)	167 MHz	250 MHz	200 MHz	167 MHz	200 MHz
I/O 类型	COMMON	COMMON	COMMON	COMMON	COMMON
JESD-30 代码	S-PBGA-B256	S-PBGA-B256	S-PBGA-B256	S-PBGA-B256	S-PBGA-B256
JESD-609代码	e1	e1	e1	e1	e1
长度	19 mm	19 mm	19 mm	19 mm	19 mm
内存密度	18874368 bit	18874368 bit	18874368 bit	18874368 bit	18874368 bit
内存集成电路类型	DUAL-PORT SRAM	DUAL-PORT SRAM	DUAL-PORT SRAM	DUAL-PORT SRAM	DUAL-PORT SRAM
内存宽度	18	18	18	18	18
湿度敏感等级	3	3	3	3	3
功能数量	1	1	1	1	1
端口数量	2	2	2	2	2
端子数量	256	256	256	256	256
字数	1048576 words	1048576 words	1048576 words	1048576 words	1048576 words
字数代码	1000000	1000000	1000000	1000000	1000000
工作模式	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS
最高工作温度	85 °C	70 °C	85 °C	70 °C	70 °C
组织	1MX18	1MX18	1MX18	1MX18	1MX18
输出特性	3-STATE	3-STATE	3-STATE	3-STATE	3-STATE
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	LBGA	LBGA	LBGA	LBGA	LBGA
封装等效代码	BGA256,16X16,40	BGA256,16X16,40	BGA256,16X16,40	BGA256,16X16,40	BGA256,16X16,40
封装形状	SQUARE	SQUARE	SQUARE	SQUARE	SQUARE
封装形式	GRID ARRAY, LOW PROFILE	GRID ARRAY, LOW PROFILE	GRID ARRAY, LOW PROFILE	GRID ARRAY, LOW PROFILE	GRID ARRAY, LOW PROFILE
并行/串行	PARALLEL	PARALLEL	PARALLEL	PARALLEL	PARALLEL
峰值回流温度（摄氏度）	260	260	260	260	260
电源	1.5/1.8 V	1.5/1.8 V	1.5/1.8 V	1.5/1.8 V	1.5/1.8 V
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified
座面最大高度	1.7 mm	1.7 mm	1.7 mm	1.7 mm	1.7 mm
最大待机电流	0.35 A	0.3 A	0.35 A	0.3 A	0.3 A
最小待机电流	1.4 V	1.4 V	1.4 V	1.4 V	1.4 V
最大压摆率	0.75 mA	0.88 mA	0.83 mA	0.69 mA	0.77 mA
最大供电电压 (Vsup)	1.58 V	1.58 V	1.58 V	1.58 V	1.58 V
最小供电电压 (Vsup)	1.42 V	1.42 V	1.42 V	1.42 V	1.42 V
标称供电电压 (Vsup)	1.5 V	1.5 V	1.5 V	1.5 V	1.5 V
表面贴装	YES	YES	YES	YES	YES
技术	CMOS	CMOS	CMOS	CMOS	CMOS
温度等级	INDUSTRIAL	COMMERCIAL	INDUSTRIAL	COMMERCIAL	COMMERCIAL
端子面层	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Silver/Copper (Sn/Ag/Cu)	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式	BALL	BALL	BALL	BALL	BALL
端子节距	1 mm	1 mm	1 mm	1 mm	1 mm
端子位置	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	20	20	20	20	20
宽度	19 mm	19 mm	19 mm	19 mm	19 mm
Base Number Matches	1	1	1	1	1

推荐资源

CPLD芯片复位引脚: 下图的复位引脚是哪一个！谢谢！ ...; shaorc 电源技术

LM3S811的24L01发送: 1[用24L01做无线传输的实验，但是在发射的时候，总是无法正常的发送， TX_Sta=SPI_Read(STATUS); 读过来的TX_Sta总是为0；源码我发上了，大家帮我看看 ...; guozhiyang 微控制器 MCU

我想找一个可以控制马达的单片机器: 我想找一个可以控制马达的单片机器，有这样的单片机买吗？...; cjp0604 嵌入式系统

提问+为什么不能调试f149: 为啥TI的火箭板上面调试部分不能把TDO、TDI、TMS、TCK、REST引出来这样430的所有片子都能调试了！现在msp430f149就不能用火箭板调试！f149没有TEST管脚！ 143820 ...; william228 微控制器 MCU

51单片机串行口通信数码管显示问题: 小弟初学单片机在学习51的串行通信的时候遇到下面几个问题不明白，希望大家帮助，谢谢~！（硬件平台：伟纳ME300B开发板） 1 为何在复位状态下数码管显示的数字是（如图2）这个；我在主 ......; luyongcai 嵌入式系统

IAR项目文件管理的一个基本缺陷: 我在IARV5.3下建了一个项目A，放在目录PA下，做了一段时间，基本完成了；这时候又来了一个开发任务，这个任务跟项目A较相似，于是我建了一个目录PB，把项目A拷贝到了目录PB下，然后打开这 ......; dingjp stm32/stm8

未来导航仪会这样？开车如同玩赛车游戏

未来导航仪会这样？开车如同玩赛车游戏未来导航仪会这样？开车如同玩赛车游戏你有没有想象过，你以后开车可能会有像玩赛车游戏那样的感觉？今年5月初，日本著名电子生产企业先锋电子发布了一个车载导航仪“CYBERNAVI”的视频宣传广告，并号称是世界首款支持扩增显示的车载导航设备。这个车载导航仪能够给人一种玩赛车游戏的感觉，而且即将在7月下旬首先在日本上市。与...[详细]
电流测量的原理和产品

　　在电路设计中电流测量应用十分普遍，主要领域分为3大类：测量中，电表会用来进行电流的测量；保护中，电流往往与功率形成直接的关系，如果电流过大代表系统中有短路情况出现而需要保护，因此用到电流测量；控制中，如马达控制、电池充放电等都需要电流测量。　　测量电流的方法一般分成直接式和非直接式两种。直接式一般通过电阻进行，根据欧姆定律电流的大小和电压成正比，因此可以通过测量一个...[详细]
基于射频识别技术的车辆路口通行系统设计

0. 引言日常生活中经常可以看见某些特殊用途的车辆，这些车辆通过交叉路口时，往往是通过交警临时操作交通信号控制机改变信号灯的颜色或是通过相关人员直接上路指挥等方式以获得在交叉路口的优先通行权。这样的做法实时性和安全性都不是很好。射频识别是一种非接触式的自动识别技术，它通过射频信号自动识别目标对象并获取相关数据，在无须人工干预的前提下工作，并可识别高速运动物体且操作快捷方便，同时可工作于各种...[详细]
利用LabVIEW实时模块缩减F-35战斗机的测试成本与时间

便携式数字数据采集系统（PDDAS）使用了LabVIEW实时模块和PXI，以控制风洞测试和采集记录来自128个不同通道的空气压力数据 "通过LabVIEW实时模块，可以在各种操作情况下获得采集空气压力数据及向风洞提供反馈控制信号所需的确定性响应时间。" – Dave Scheibenhoffer, G Systems 挑战: 用一个可采集、分析和存储来自下一代喷气式战斗机引擎设计的动...[详细]
VXI总线测试设计

引言在托卡马克等离子体物理放电过程中，破裂与据齿的研究具有重要的意义。在大多数托卡马克放电过程中都存在破裂与锯齿。破裂是一个值得注意的事件，其间等离子体的约束遭到严重的破坏，它不仅限制了等离子体的电流和密度的运行区域，而且它造成的机械应力和热负荷给等离子体容器壁带来严重损害。对破裂，目前在理论上仍缺乏详尽理解，大体上可将其分为低q破裂和密度极限破裂。利用村上（Murakami）参数作横...[详细]
摩托罗拉移动遭谷歌“雪藏”：未来命运待解

摩托罗拉移动遭谷歌“雪藏” 　　新浪科技罗亮　　上个月月底，谷歌在美国旧金山举行开发者大会，会上谷歌新一代Andriod操作系统，Nexus 7平板电脑、Nexus Q播放器及谷歌眼镜等3款硬件产品大放异彩。而当谷歌宣布Nexus 7平板电脑由谷歌与华硕合作研发而成的时候，估计有人会有疑问：为什么不是摩托罗拉移动？　　虽然摩托罗拉移动的主要业务是手机，但该公司在平板电脑领域也并非...[详细]
HTC爬出利润低谷：以中国补欧美软肋

相比其他智能手机厂商“大干快上”，HTC的2012年堪称“危机中的如履薄冰”。　　自去年第四季度，HTC(宏达电)就出现利润暴跌且无法自拔。根据HTC公开的财报，去年第四季度，HTC净利约3.64亿美元，同比下降25.5%；今年第一季度，HTC净利润达约1.52亿美元，同比下降70%；第二季度，HTC的净利润约2.5亿美元，同比下降了57.8%。　　屋漏偏逢连夜雨。去年11月，HTC被...[详细]
iPad充电器充爆iPhone手机电池(图)

　　蔡先生被充爆了的iphone手机电池蔡先生供图　　近日，蔡先生用iPad充电器在给iPhone充电时，手机电池竟被充爆了。　　业内人士提醒，虽然苹果官方表示iPad和iPhone充电器基本可以混用，但建议还是区分开来使用。　　另外，业内人士分析，锂离子电池寿命三大敌人是：温度过高、过充和过放。　　用户为了快速而混充　　半年都没事突然就爆了　　7月8日上午，蔡...[详细]
SURFnet, Opnext完成100Gbps相干传输实验

7/10/2012，Opnext和荷兰国家教育科研网SURFnet联合宣布完成阿姆斯特丹国家超级计算中心到日内瓦欧洲核子研究中心CERN的1650公里100Gbps相干现场传输实验。Opnext为实验提供了OTS-100FLX 100Gbps 数字相干子系统。该产品基于下一代的100Gbps单载波，软件判决FEC等先进技术。为了进一步演示传输系统的性能，光纤链路中还包括了多段高非线性光纤。实际上...[详细]
利用模拟工具优化电路设计

我和同事在旅馆酒吧闲聊了一天。之前，我们已经会见了几位客户。我们都在思考着一个问题：我们会见的这些工程师怎么几乎一点都不了解模拟技术呢。我认为，这些应届毕业生设计工程师所掌握的模拟技术知识，与我们毕业时的前辈所了解的知识不同，仅此而已。我的同事却说：“如果他们不知道这些原理，而大学也不教授这些内容，那结果会怎么样呢？这些新毕业的工程师注定只能去找他们的前辈拷贝一份模拟设计原理图吗？” 我同事所...[详细]
苹果宣布20日内地开售第三代iPad 19日接受预定

苹果公司（Apple）昨日宣布，7月20日在中国内地开售第三代平板电脑New iPad。据苹果中国官网昨日更新的说明，苹果零售店将于7月19日开始接受用户预定请求，次日即可到店内取货。苹果中国官网资料显示，第三代iPad共六款机型，售价自3688-6288元不等。第三代iPad在美国的售价为499-829美元。就在第三代iPad入华前夕，苹果于6月末刚刚向深圳唯冠公司支付6000万美...[详细]
Newton-Raphson迭代法

在电子电路的分析中，静态分析(又称直流分析)是电路分析的基础。然而，众所周知，电子元器件是非线性的，因此，电子电路的分析实际上就是非线性电路分析。非线性电子电路的静态分析有多种方法，如图解法、模型法、分段线性法及估算法等。图解法是分析非线性电路的有效方法之一，但是图解法的作图过程比较烦琐，计算精度差，当非线性元件较多时则无法作图。模型法是在一定的条件下忽略了非线性元器件部分影响...[详细]
RS-422／485隔离技术及应用讨论

RS-422与RS-485都是串行数据接口标准之一，是由电子工业协会(EIA)制订并发布的。RS-422定义了一种平衡通信接口，传输速率可以达到10 Mb／s；RS-422是一种全双工的单机发送、多机接收的单向、平衡传输规范，被命名为TIA／EIA-422-A标准。为扩展应用范围，EIA在RS-422基础上制定了RS-485标准，工作方式是半双工，发送器和接收器共用，允许多点、双向通信能力...[详细]
医疗云破解医疗资源分配不均难题

　　当医疗资源分配不均，患者劳累奔波在大医院就诊时，当检查结果不互认，患者费财费时间重新做检查时，当等待时间过长，而就诊时间较短时，医患之间的种种矛盾应声而起。“十二五”规划将民生问题提到了前沿，医改首当其冲，其中，用信息化手段解决“看病贵、看病难”的顽疾，将是一个重要任务。　　医疗卫生信息化发展到今天，数据的重要性逐渐得到了大家的共识。而如何让这些数据互联互通、共享、再次利用，并保证患者...[详细]
Synopsys和SMIC推出40纳米低漏电工艺DesignWare IP

面向中芯国际先进低功耗工艺的Synopsys DesignWare嵌入式存储器、逻辑库和模拟接口IP，可确保移动市场系统级芯片（SoC）的更快速开发。加利福尼亚州山景城和上海2012年7月10日电 /美通社亚洲/ -- 亮点：最新的合作推出了15款基于中芯国际40纳米低漏电（40LL）工艺技术的Synopsys® DesignWare®知识产权（IP），可使设计师更容易地将各项功能集...[详细]

器件捷径: E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF EG EH EI EJ EK EL EM EN EO EP EQ ER ES ET EU EV EW EX EY EZ F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FD FE FF FG FH FI FJ FK FL FM FN FO FP FQ FR FS FT FU FV FW FX FY FZ G0 G1 G2 G3 G4 G5 G6 G7 G8 G9 GA GB GC GD GE GF GG GH GI GJ GK GL GM GN GO GP GQ GR GS GT GU GV GW GX GZ H0 H1 H2 H3 H4 H5 H6 H7 H8 HA HB HC HD HE HF HG HH HI HJ HK HL HM HN HO HP HQ HR HS HT HU HV HW HX HY HZ I1 I2 I3 I4 I5 I6 I7 IA IB IC ID IE IF IG IH II IK IL IM IN IO IP IQ IR IS IT IU IV IW IX J0 J1 J2 J6 J7 JA JB JC JD JE JF JG JH JJ JK JL JM JN JP JQ JR JS JT JV JW JX JZ K0 K1 K2 K3 K4 K5 K6 K7 K8 K9 KA KB KC KD KE KF KG KH KI KJ KK KL KM KN KO KP KQ KR KS KT KU KV KW KX KY KZ

热门器件

开源项目推荐更多

热门活动更多

热门文章更多

技术资料推荐更多