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CD4018BFMSR

产品描述4000/14000/40000 SERIES, SYN POSITIVE EDGE TRIGGERED 5-BIT UP RING COUNTER, CDIP16, FRIT SEALED, DIP-16
产品类别逻辑    逻辑   
文件大小87KB,共9页
制造商Intersil ( Renesas )
官网地址http://www.intersil.com/cda/home/
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CD4018BFMSR概述

4000/14000/40000 SERIES, SYN POSITIVE EDGE TRIGGERED 5-BIT UP RING COUNTER, CDIP16, FRIT SEALED, DIP-16

CD4018BFMSR规格参数

参数名称属性值
是否Rohs认证不符合
Objectid1530798617
零件包装代码DIP
包装说明DIP, DIP16,.3
针数16
Reach Compliance Codenot_compliant
计数方向UP
系列4000/14000/40000
JESD-30 代码R-GDIP-T16
JESD-609代码e0
长度9.585 mm
负载电容(CL)50 pF
负载/预设输入YES
逻辑集成电路类型RING COUNTER
最大频率@ Nom-Sup3000000 Hz
最大I(ol)0.00035999999999999997 A
工作模式SYNCHRONOUS
位数5
功能数量1
端子数量16
最高工作温度125 °C
最低工作温度-55 °C
封装主体材料CERAMIC, GLASS-SEALED
封装代码DIP
封装等效代码DIP16,.3
封装形状RECTANGULAR
封装形式IN-LINE
Prop。Delay @ Nom-Sup540 ns
传播延迟(tpd)540 ns
认证状态Not Qualified
筛选级别MIL-PRF-38535 Class V
座面最大高度5.33 mm
标称供电电压 (Vsup)5 V
表面贴装NO
技术CMOS
温度等级MILITARY
端子面层TIN LEAD
端子形式THROUGH-HOLE
端子节距2.54 mm
端子位置DUAL
总剂量100k Rad(Si) V
触发器类型POSITIVE EDGE
宽度7.62 mm
最小 fmax8.5 MHz

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CD4018BMS
November 1994
CMOS Presettable
Divide-By- “N” Counter
Description
CD4018BMS types consist of 5 Johnson-Counter stages,
buffered Q outputs from each stage, and counter preset con-
trol gating. CLOCK, RESET, DATA, PRESET ENABLE, and
5 individual JAM inputs are provided. Divide by 10, 8, 6, 4, or
2 counter configurations can be implemented by feeding the
Q5, Q4, Q3, Q2, Q1 signals, respectively, back to the DATA
input. Divide-by-9, 7, 5, or 3 counter configurations can be
implemented by the use of a CD4011B to gate the feedback
connection to the DATA input. Divide-by functions greater
than 10 can be achieved by use of multiple CD4018BMS
units. The counter is advanced one count at the positive
clock-signal transition. Schmitt Trigger action on the clock
line permits unlimited clock rise and fall times. A high
RESET signal clears the counter to an all-zero condition. A
high PRESET-ENABLE signal allows information on the JAM
inputs to preset the counter. Anti-lock gating is provided to
assure the proper counting sequence.
The CD4018BMS is supplied in these 16-lead outline pack-
ages:
Braze Seal DIP
Frit Seal DIP
Ceramic Flatpack
H4T
H1F
H6W
Features
• High Voltage Type (20V Rating)
• Medium Speed Operation 10MHz (typ.) at VDD - VSS =
10V
• Fully Static Operation
• 100% Tested for Quiescent Current at 20V
• Standardized Symmetrical Output Characteristics
• 5V, 10V and 15V Parametric Ratings
• Maximum Input Current of 1µa at 18V Over Full Pack-
age-Temperature Range;
- 100nA at 18V and 25
o
C
• Noise Margin (Over Full Package Temperature Range):
- 1V at VDD = 5V
- 2V at VDD = 10V
- 2.5V at VDD = 15V
• Meets All Requirements of JEDEC Tentative Standard
No. 13B, “Standard Specifications for Description of
‘B’ Series CMOS Devices”
Applications
• Fixed and Programmable Divided- By-10, 9, 8, 7, 6, 5,
4, 3, 2 Counters
• Fixed and Programmable Counters Greater Than 10
• Programmable Decade Counters
• Divide-By- “N” Counters/Frequency Synthesizers
• Frequency Division
• Counter Control/Timers
Functional Diagram
JAM INPUTS
“2”
“1”
2
3
“3”
7
9
“4”
“5”
12 16
VDD
Pinout
CD4018BMS
TOP VIEW
DATA 1
JAM 1 2
JAM 2 3
Q2 4
Q1 5
Q3 6
JAM 3 7
VSS 8
16 VDD
15 RESET
PRESET 10
ENABLE
CLOCK
DATA
RESET
14
1
15
5
4
6
Q1
Q2
Q3
BUFFERED OUT
11 Q4
13
Q5
14 CLOCK
13 Q5
12 JAM 5
11 Q4
10 PRESET ENABLE
9 JAM 4
8
VSS
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.
1-888-INTERSIL or 321-724-7143 | Copyright © Intersil Corporation 1999
File Number
3298
7-350
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