1812H0250183JRT,1812H0250183JRT pdf中文资料,1812H0250183JRT引脚图,1812H0250183JRT电路-Datasheet-电子工程世界

1812H0250183JRT: 产品描述Ceramic Capacitor, Multilayer, Ceramic, 25V, 5% +Tol, 5% -Tol, BZ, 15% TC, 0.018uF, Surface Mount, 1812, CHIP; 产品类别无源元件电容器; 文件大小414KB，共3页; 制造商Syfer

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1812H0250183JRT概述

Ceramic Capacitor, Multilayer, Ceramic, 25V, 5% +Tol, 5% -Tol, BZ, 15% TC, 0.018uF, Surface Mount, 1812, CHIP

参数名称	属性值
是否无铅	含铅
是否Rohs认证	不符合
Objectid	1171890469
包装说明	, 1812
Reach Compliance Code	compliant
Country Of Origin	Mainland China
ECCN代码	EAR99
YTEOL	5.14
电容	0.018 µF
电容器类型	CERAMIC CAPACITOR
介电材料	CERAMIC
JESD-609代码	e0
制造商序列号	X7R
安装特点	SURFACE MOUNT
多层	Yes
负容差	5%
端子数量	2
最高工作温度	125 °C
最低工作温度	-55 °C
封装形状	RECTANGULAR PACKAGE
包装方法	TR, 7 INCH
正容差	5%
额定（直流）电压（URdc）	25 V
参考标准	IECQ-CECC
尺寸代码	1812
表面贴装	YES
温度特性代码	BZ
温度系数	15% ppm/°C
端子面层	Tin/Lead (Sn/Pb) - with Nickel (Ni) barrier
端子形状	WRAPAROUND

电机正反转程序检测: process(clk_a,clk_b)beginif (clk_a'event and clk_a='1') thenif clk_b='1' thenk<='1';elsek<='0';end if;end if;end process;clk_a,clk_b是两路差90 度的方波脉冲信号,,如果A在前就正,,,B在前就负逻辑非常简单,,哪个高人看对不对??或者还有是什么好的写的办法??...; eeleader FPGA/CPLD

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器件捷径: A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF AG AH AI AJ AK AL AM AN AO AP AQ AR AS AT AU AV AW AX AY AZ B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF BG BH BI BJ BK BL BM BN BO BP BQ BR BS BT BU BV BW BX BY BZ C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF CG CH CI CJ CK CL CM CN CO CP CQ CR CS CT CU CV CW CX CY CZ D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF DG DH DI DJ DK DL DM DN DO DP DQ DR DS DT DU DV DW DX DZ

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