CY7C1246V18-300BZI,CY7C1246V18-300BZI pdf中文资料,CY7C1246V18-300BZI引脚图,CY7C1246V18-300BZI电路-Datasheet-电子工程世界

CY7C1246V18-300BZI: 产品描述36-mbit ddr-II+ sram 2-word burst architecture (2.0 cycle read latency); 文件大小1MB，共27页; 制造商Cypress(赛普拉斯)

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CY7C1246V18-300BZI概述

36-mbit ddr-II+ sram 2-word burst architecture (2.0 cycle read latency)

	CY7C1246V18-300BZI
描述	36-mbit ddr-II+ sram 2-word burst architecture (2.0 cycle read latency)

器件捷径: A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF AG AH AI AJ AK AL AM AN AO AP AQ AR AS AT AU AV AW AX AY AZ B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF BG BH BI BJ BK BL BM BN BO BP BQ BR BS BT BU BV BW BX BY BZ C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF CG CH CI CJ CK CL CM CN CO CP CQ CR CS CT CU CV CW CX CY CZ D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF DG DH DI DJ DK DL DM DN DO DP DQ DR DS DT DU DV DW DX DZ

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