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V62C2162048L-70TI

产品描述Standard SRAM, 128KX16, 70ns, CMOS, PDSO44, TSOP2-44
产品类别存储    存储   
文件大小109KB,共13页
制造商Mosel Vitelic Corporation ( MVC )
官网地址http://www.moselvitelic.com
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V62C2162048L-70TI概述

Standard SRAM, 128KX16, 70ns, CMOS, PDSO44, TSOP2-44

V62C2162048L-70TI规格参数

参数名称属性值
是否Rohs认证不符合
零件包装代码TSOP2
包装说明TSOP2, TSOP44,.46,32
针数44
Reach Compliance Codeunknown
ECCN代码3A991.B.2.A
最长访问时间70 ns
I/O 类型COMMON
JESD-30 代码R-PDSO-G44
JESD-609代码e0
长度18.41 mm
内存密度2097152 bit
内存集成电路类型STANDARD SRAM
内存宽度16
功能数量1
端子数量44
字数131072 words
字数代码128000
工作模式ASYNCHRONOUS
最高工作温度85 °C
最低工作温度-40 °C
组织128KX16
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码TSOP2
封装等效代码TSOP44,.46,32
封装形状RECTANGULAR
封装形式SMALL OUTLINE, THIN PROFILE
并行/串行PARALLEL
电源2.5 V
认证状态Not Qualified
座面最大高度1.2 mm
最大待机电流0.00001 A
最小待机电流2.2 V
最大压摆率0.045 mA
最大供电电压 (Vsup)2.7 V
最小供电电压 (Vsup)2.2 V
标称供电电压 (Vsup)2.5 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子面层Tin/Lead (Sn/Pb)
端子形式GULL WING
端子节距0.8 mm
端子位置DUAL
宽度10.16 mm
Base Number Matches1

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V62C2162048L(L)
Ultra Low Power
128K x 16 CMOS SRAM
Features
• Low-power consumption
- Active: 65mA I
CC
at 35ns
- Stand-by: 10
µA
(CMOS input/output)
2
µA
(CMOS input/output, L version)
• 35/45/55/70/85/100 ns access time
• Equal access and cycle time
• Single +2.2V to 2.7V Power Supply
• Tri-state output
• Automatic power-down when deselected
• Multiple center power and ground pins for
improved noise immunity
• Individual byte controls for both Read and
Write cycles
• Available in 44 pin TSOP II / 48-fpBGA
Functional Description
The V62C2162048L is a Low Power CMOS Static
RAM organized as 131,072 words by 16 bits. Easy
memory expansion is provided by an active LOW (CE)
and (OE) pin.
This device has an automatic power-down mode feature
when deselected. Separate Byte Enable controls (BLE
and BHE) allow individual bytes to be accessed. BLE
controls the lower bits I/O1 - I/O8. BHE controls the
upper bits I/O9 - I/O16.
Writing to these devices is performed by taking Chip
Enable (CE) with Write Enable (WE) and Byte Enable
(BLE/BHE) LOW.
Reading from the device is performed by taking Chip
Enable (CE) with Output Enable (OE) and Byte Enable
(BLE/BHE) LOW while Write Enable (WE) is held
HIGH.
Logic Block Diagram
Pre-Charge Circuit
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
Data
Cont
Data
Cont
Vcc
Vss
TSOPII / 48-fpBGA
Memory Array
1024 X 2048
I/O1 - I/O8
I/O9 - I/O16
I/O Circuit
Column Select
A10 A11 A12 A13 A14 A15 A16
WE
OE
BHE
BLE
CE
A4
A3
A2
A1
A0
CE
I/O1
I/O2
I/O3
I/O4
Vcc
Vss
I/O5
I/O6
I/O7
I/O8
WE
A16
A15
A14
A13
A12
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
A5
A6
A7
OE
BHE
BLE
I/O16
I/O15
I/O14
I/O13
Vss
Vcc
I/O12
I/O11
I/O10
I/O9
NC
A8
A9
A10
A11
NC
Row Select
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