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HEF4030BT,652

产品描述HEF4030B - Quad 2-input EXCLUSIVE-OR gate SOIC 14-Pin
产品类别逻辑    逻辑   
文件大小734KB,共11页
制造商Bel Fuse
标准
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HEF4030BT,652概述

HEF4030B - Quad 2-input EXCLUSIVE-OR gate SOIC 14-Pin

HEF4030BT,652规格参数

参数名称属性值
Brand NameNexperia
是否Rohs认证符合
厂商名称Bel Fuse
零件包装代码SOIC
包装说明PLASTIC, SO-14
针数14
制造商包装代码SOT108-1
Reach Compliance Codecompliant
Samacsys Confidence2
Samacsys StatusReleased
Samacsys PartID2113521
Samacsys Pin Count14
Samacsys Part CategoryIntegrated Circuit
Samacsys Package CategorySmall Outline Packages
Samacsys Footprint NameSO14
Samacsys Released Date2019-11-12 07:41:52
Is SamacsysN
系列4000/14000/40000
JESD-30 代码R-PDSO-G14
JESD-609代码e4
长度8.65 mm
负载电容(CL)50 pF
逻辑集成电路类型XOR GATE
湿度敏感等级1
功能数量4
输入次数2
端子数量14
最高工作温度85 °C
最低工作温度-40 °C
封装主体材料PLASTIC/EPOXY
封装代码SOP
封装形状RECTANGULAR
封装形式SMALL OUTLINE
峰值回流温度(摄氏度)260
传播延迟(tpd)175 ns
认证状态Not Qualified
座面最大高度1.75 mm
最大供电电压 (Vsup)15 V
最小供电电压 (Vsup)3 V
标称供电电压 (Vsup)5 V
表面贴装YES
技术CMOS
温度等级INDUSTRIAL
端子面层Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式GULL WING
端子节距1.27 mm
端子位置DUAL
处于峰值回流温度下的最长时间30
宽度3.9 mm
Base Number Matches1

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HEF4030B
Quad 2-input EXCLUSIVE-OR gate
Rev. 5 — 16 December 2015
Product data sheet
1. General description
The HEF4030B is a quad 2-input EXCLUSIVE-OR gate. The outputs are fully buffered for
the highest noise immunity and pattern insensitivity to output impedance.
It operates over a recommended V
DD
power supply range of 3 V to 15 V referenced to V
SS
(usually ground). Unused inputs must be connected to V
DD
, V
SS
, or another input.
2. Features and benefits
Fully static operation
5 V, 10 V, and 15 V parametric ratings
Standardized symmetrical output characteristics
Specified from
40 C
to +125
C
Complies with JEDEC standard JESD 13-B
Inputs and outputs are protected against electrostatic effects
3. Ordering information
Table 1.
Ordering information
All types operate from
40
C to +125
C
Type number
HEF4030BT
Package
Name
SO14
Description
plastic small outline package; 14 leads; body width 3.9 mm
Version
SOT108-1
4. Functional diagram
Fig 1.
Functional diagram
Fig 2.
Logic diagram (one gate)

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