MC14001B Series
B-Suffix Series CMOS Gates
MC14001B, MC14011B, MC14023B,
MC14025B, MC14071B, MC14073B,
MC14081B, MC14082B
The B Series logic gates are constructed with P and N channel
enhancement mode devices in a single monolithic structure
(Complementary MOS). Their primary use is where low power
dissipation and/or high noise immunity is desired.
http://onsemi.com
MARKING
DIAGRAMS
14
PDIP–14
P SUFFIX
CASE 646
MC140XXBCP
AWLYYWW
1
14
SOIC–14
D SUFFIX
CASE 751A
1
14
TSSOP–14
DT SUFFIX
CASE 948G
1
14
SOEIAJ–14
F SUFFIX
CASE 965
1
XX
= Specific Device Code
A
= Assembly Location
WL or L = Wafer Lot
YY or Y = Year
WW or W = Work Week
MC140XXB
AWLYWW
14
0XXB
ALYW
140XXB
AWLYWW
•
Supply Voltage Range = 3.0 Vdc to 18 Vdc
•
All Outputs Buffered
•
Capable of Driving Two Low–power TTL Loads or One Low–power
Schottky TTL Load Over the Rated Temperature Range.
•
Double Diode Protection on All Inputs Except: Triple Diode
Protection on MC14011B and MC14081B
•
Pin–for–Pin Replacements for Corresponding CD4000 Series B
Suffix Devices
MAXIMUM RATINGS
(Voltages Referenced to V
SS
) (Note 1.)
Symbol
V
DD
V
in
, V
out
I
in
, I
out
P
D
T
A
T
stg
T
L
Parameter
DC Supply Voltage Range
Input or Output Voltage Range
(DC or Transient)
Input or Output Current
(DC or Transient) per Pin
Power Dissipation,
per Package (Note 2.)
Ambient Temperature Range
Storage Temperature Range
Lead Temperature
(8–Second Soldering)
Value
– 0.5 to +18.0
– 0.5 to V
DD
+ 0.5
±
10
500
– 55 to +125
– 65 to +150
260
Unit
V
V
mA
mW
°C
°C
°C
DEVICE INFORMATION
Device
MC14001B
MC14011B
MC14023B
MC14025B
MC14071B
MC14073B
MC14081B
MC14082B
Description
Quad 2–Input NOR Gate
Quad 2–Input NAND Gate
Triple 3–Input NAND Gate
Triple 3–Input NOR Gate
Quad 2–Input OR Gate
Triple 3–Input AND Gate
Quad 2–Input AND Gate
Dual 4–Input AND Gate
1. Maximum Ratings are those values beyond which damage to the device
may occur.
2. Temperature Derating:
Plastic “P and D/DW” Packages: – 7.0 mW/
_
C From 65
_
C To 125
_
C
This device contains protection circuitry to guard against damage due to high
static voltages or electric fields. However, precautions must be taken to avoid
applications of any voltage higher than maximum rated voltages to this
high–impedance circuit. For proper operation, V
in
and V
out
should be constrained
to the range V
SS
(V
in
or V
out
)
V
DD
.
Unused inputs must always be tied to an appropriate logic voltage level (e.g.,
either V
SS
or V
DD
). Unused outputs must be left open.
v
v
ORDERING INFORMATION
See detailed ordering and shipping information in the package
dimensions section on page 11 of this data sheet.
©
Semiconductor Components Industries, LLC, 2000
1
March, 2000 – Rev. 1
Publication Order Number:
MC14001B/D
MC14001B Series
LOGIC DIAGRAMS
NOR
MC14001B
Quad 2–Input NOR Gate
1
2
NAND
MC14011B
Quad 2–Input NAND Gate
1
2
5
6
8
9
12
13
OR
MC14071B
Quad 2–Input OR Gate
1
2
5
6
8
9
12
13
AND
MC14081B
Quad 2–Input AND Gate
1
2
5
6
8
9
12
13
3
3
3
3
2 INPUT
5
6
8
9
12
13
4
4
4
4
10
10
10
10
11
11
11
11
MC14025B
Triple 3–Input NOR Gate
1
2
8
3
4
5
11
12
13
9
MC14023B
Triple 3–Input NAND Gate
1
2
8
3
4
5
11
12
13
9
MC14073B
Triple 3–Input AND Gate
1
2
8
3
4
5
11
12
13
9
MC14082B
Dual 4–Input AND Gate
2
3
4
5
9
10
11
12
1
3 INPUT
6
6
6
13
NC = 6, 8
10
10
10
V
DD
= PIN 14
V
SS
= PIN 7
FOR ALL DEVICES
PIN ASSIGNMENTS
MC14001B
Quad 2–Input NOR Gate
IN 1
A
IN 2
A
OUT
A
OUT
B
IN 1
B
IN 2
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 2
D
IN 1
D
OUT
D
OUT
C
IN 2
C
IN 1
C
MC14011B
Quad 2–Input NAND Gate
IN 1
A
IN 2
A
OUT
A
OUT
B
IN 1
B
IN 2
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 2
D
IN 1
D
OUT
D
OUT
C
IN 2
C
IN 1
C
MC14023B
Triple 3–Input NAND Gate
IN 1
A
IN 2
A
IN 1
B
IN 2
B
IN 3
B
OUT
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 3
C
IN 2
C
IN 1
C
OUT
C
OUT
A
IN 3
A
MC14025B
Triple 3–Input NOR Gate
IN 1
A
IN 2
A
IN 1
B
IN 2
B
IN 3
B
OUT
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 3
C
IN 2
C
IN 1
C
OUT
C
OUT
A
IN 3
A
MC14071B
Quad 2–Input OR Gate
IN 1
A
IN 2
A
OUT
A
OUT
B
IN 1
B
IN 2
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 2
D
IN 1
D
OUT
D
OUT
C
IN 2
C
IN 1
C
MC14073B
Triple 3–Input AND Gate
IN 1
A
IN 2
A
IN 1
B
IN 2
B
IN 3
B
OUT
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 3
C
IN 2
C
IN 1
C
OUT
C
OUT
A
IN 3
A
MC14081B
Quad 2–Input AND Gate
IN 1
A
IN 2
A
OUT
A
OUT
B
IN 1
B
IN 2
B
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
IN 2
D
IN 1
D
OUT
D
OUT
C
IN 2
C
IN 1
C
MC14082B
Dual 4–Input AND Gate
OUT
A
IN 1
A
IN 2
A
IN 3
A
IN 4
A
NC
V
SS
1
2
3
4
5
6
7
14
13
12
11
10
9
8
V
DD
OUT
B
IN 4
B
IN 3
B
IN 2
B
IN 1
B
NC
NC = NO CONNECTION
http://onsemi.com
2
ÎÎÎ
Î
Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î
Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î Î Î Î Î
Î
Î
Î Î Î
Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
ÎÎÎ Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎ Î Î Î Î Î Î Î Î Î
Î
Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
ÎÎÎ Î Î Î Î Î Î Î Î Î
Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î Î Î
Î
Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
3. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
4. The formulas given are for the typical characteristics only at 25
_
C.
5. To calculate total supply current at loads other than 50 pF:
where: I
T
is in
µA
(per package), C
L
in pF, V = (V
DD
– V
SS
) in volts, f in kHz is input frequency, and k = 0.001 x the number of exercised gates
per package.
ELECTRICAL CHARACTERISTICS
(Voltages Referenced to V
SS
)
Total Supply Current
(4.) (5.)
(Dynamic plus Quiescent,
Per Gate, C
L
= 50 pF)
Quiescent Current
(Per Package)
Input Capacitance
(V
in
= 0)
Input Current
Output Drive Current
(V
OH
= 2.5 Vdc)
(V
OH
= 4.6 Vdc)
(V
OH
= 9.5 Vdc)
(V
OH
= 13.5 Vdc)
Input Voltage
“0” Level
(V
O
= 4.5 or 0.5 Vdc)
(V
O
= 9.0 or 1.0 Vdc)
(V
O
= 13.5 or 1.5 Vdc)
Output Voltage
V
in
= V
DD
or 0
(V
OL
= 0.4 Vdc)
(V
OL
= 0.5 Vdc)
(V
OL
= 1.5 Vdc)
(V
O
= 0.5 or 4.5 Vdc)
(V
O
= 1.0 or 9.0 Vdc)
(V
O
= 1.5 or 13.5 Vdc)
V
in
= 0 or V
DD
Characteristic
I
T
(C
L
) = I
T
(50 pF) + (C
L
– 50) Vfk
“1” Level
“1” Level
“0” Level
Source
Sink
Symbol
V
OH
V
OL
I
OH
V
IH
I
DD
C
in
I
OL
V
IL
I
in
I
T
V
DD
Vdc
5.0
10
15
5.0
10
15
5.0
10
15
5.0
5.0
10
15
5.0
10
15
5.0
10
15
5.0
10
15
5.0
10
15
15
—
MC14001B Series
http://onsemi.com
– 3.0
– 0.64
– 1.6
– 4.2
4.95
9.95
14.95
0.64
1.6
4.2
Min
3.5
7.0
11
—
—
—
—
—
—
—
—
—
—
—
– 55
_
C
±
0.1
0.25
0.5
1.0
0.05
0.05
0.05
Max
1.5
3.0
4.0
—
—
—
—
—
—
—
—
—
—
—
—
—
—
– 2.4
– 0.51
– 1.3
– 3.4
4.95
9.95
14.95
0.51
1.3
3.4
I
T
= (0.3
µA/kHz)
f + I
DD
/N
I
T
= (0.6
µA/kHz)
f + I
DD
/N
I
T
= (0.9
µA/kHz)
f + I
DD
/N
Min
3.5
7.0
11
—
—
—
—
—
—
—
—
—
—
—
±
0.00001
Typ
(3.)
0.0005
0.0010
0.0015
– 4.2
– 0.88
– 2.25
– 8.8
25
_
C
0.88
2.25
8.8
2.75
5.50
8.25
2.25
4.50
6.75
5.0
5.0
10
15
0
0
0
±
0.1
0.25
0.5
1.0
0.05
0.05
0.05
Max
7.5
1.5
3.0
4.0
—
—
—
—
—
—
—
—
—
—
—
—
—
– 1.7
– 0.36
– 0.9
– 2.4
4.95
9.95
14.95
0.36
0.9
2.4
Min
3.5
7.0
11
—
—
—
—
—
—
—
—
—
—
—
125
_
C
±
1.0
0.05
0.05
0.05
Max
7.5
15
30
1.5
3.0
4.0
—
—
—
—
—
—
—
—
—
—
—
—
—
—
mAdc
mAdc
µAdc
µAdc
µAdc
Unit
Vdc
Vdc
Vdc
Vdc
pF
3
MC14001B Series
B–SERIES GATE SWITCHING TIMES
ÎÎÎ Î Î Î Î Î
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î Î
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î
Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î
Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
Î Î Î Î Î Î
Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ Î Î Î Î Î
Î Î Î Î Î Î
Î Î Î Î Î Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î Î Î Î Î Î
Î Î Î Î Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Characteristic
Symbol
t
TLH
V
DD
Vdc
Min
—
—
—
—
—
—
Typ
(7.)
100
50
40
100
50
40
Max
200
100
80
200
100
80
Unit
ns
Output Rise Time, All B–Series Gates
t
TLH
= (1.35 ns/pF) C
L
+ 33 ns
t
TLH
= (0.60 ns/pF) C
L
+ 20 ns
t
TLH
= (0.40 ns/PF) C
L
+ 20 ns
Output Fall Time, All B–Series Gates
t
THL
= (1.35 ns/pF) C
L
+ 33 ns
t
THL
= (0.60 ns/pF) C
L
+ 20 ns
t
THL
= (0.40 ns/pF) C
L
+ 20 ns
5.0
10
15
5.0
10
15
t
THL
ns
Propagation Delay Time
MC14001B, MC14011B only
t
PLH
, t
PHL
= (0.90 ns/pF) C
L
+ 80 ns
t
PLH
, t
PHL
= (0.36 ns/pF) C
L
+ 32 ns
t
PLH
, t
PHL
= (0.26 ns/pF) C
L
+ 27 ns
All Other 2, 3, and 4 Input Gates
t
PLH
, t
PHL
= (0.90 ns/pF) C
L
+ 115 ns
t
PLH
, t
PHL
= (0.36 ns/pF) C
L
+ 47 ns
t
PLH
, t
PHL
= (0.26 ns/pF) C
L
+ 37 ns
8–Input Gates (MC14068B, MC14078B)
t
PLH
, t
PHL
= (0.90 ns/pF) C
L
+ 155 ns
t
PLH
, t
PHL
= (0.36 ns/pF) C
L
+ 62 ns
t
PLH
, t
PHL
= (0.26 ns/pF) C
L
+ 47 ns
t
PLH
, t
PHL
ns
5.0
10
15
5.0
10
15
5.0
10
15
—
—
—
—
—
—
—
—
—
125
50
40
160
65
50
200
80
60
250
100
80
300
130
100
350
150
110
6. The formulas given are for the typical characteristics only at 25
_
C.
7. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
14
INPUT
OUTPUT
*
C
L
V
DD
20 ns
INPUT
t
PHL
OUTPUT
INVERTING
90%
50%
10%
t
THL
t
PLH
90%
50%
10%
t
TLH
t
PHL
90%
50%
10%
t
PLH
V
OH
V
OL
V
OH
V
OL
20 ns
V
DD
0V
PULSE
GENERATOR
7
V
SS
*All unused inputs of AND, NAND gates must be connected to V
DD
.
All unused inputs of OR, NOR gates must be connected to V
SS
.
OUTPUT
NON–INVERTING
t
TLH
t
THL
SWITCHING CHARACTERISTICS
(6.)
(C
L
= 50 pF, T
A
= 25
_
C)
Figure 1. Switching Time Test Circuit and Waveforms
http://onsemi.com
4
MC14001B Series
CIRCUIT SCHEMATIC
NOR, OR GATES
MC14001B, MC14071B
One of Four Gates Shown
V
DD
1, 6, 8, 13
*
2, 5, 9, 12
14
V
DD
MC14025B
One of Three Gates Shown
V
DD
1, 3, 11
2, 4, 12
14
3, 4, 10, 11
*
V
SS
V
DD
V
SS
*Inverter omitted in MC14001B
7
V
SS
V
DD
9, 6, 10
8, 5, 13
7
V
SS
V
SS
*Inverter omitted in MC14025B
CIRCUIT SCHEMATIC
NAND, AND GATES
MC14023B, MC14073B
One of Three Gates Shown
V
DD
*
MC14011B, MC14081B
One of Four Gates Shown
14
V
DD
3, 4, 10, 11
2, 4, 12
1, 3, 11
14
V
DD
2, 5, 9, 12
1, 6, 8, 13
V
SS
V
DD
9, 6, 10
8, 5, 13
7
V
SS
*Inverter omitted in MC14023B
V
SS
*
7 V
SS
*Inverter omitted in MC14011B
http://onsemi.com
5
京公网安备 11010802033920号
Copyright © 2005-2026 EEWORLD.com.cn, Inc. All rights reserved
电子工程世界
