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12AH-4M: 产品描述Fixed Attenuator, 0MHz Min, 12400MHz Max, ROHS COMPLIANT PACKAGE; 产品类别无线/射频/通信射频和微波; 文件大小568KB，共1页; 制造商API Technologies; 官网地址http://www.apitech.com/about-api

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12AH-4M概述

Fixed Attenuator, 0MHz Min, 12400MHz Max, ROHS COMPLIANT PACKAGE

2010广西大学生电子设计竞赛清单: [i=s] 本帖最后由 paulhyde 于 2014-9-15 09:48 编辑 [/i]1、基本仪器清单20MHz普通示波器（双通道，外触发输入，有X轴输入，可选带Z轴输入）60MHz双通道数字示波器低频信号发生器（1Hz~1MHz）高频信号发生器（1MHz~40MHz）函数发生器低频毫伏表高频毫伏表普通频率计失真度测试仪直流稳压电源秒表5米卷尺四位半数字万用表单片机开发系统及EDA开发系统扫...; huangxiao0801 电子竞赛

Cyclone IV FPGA与CAN控制器SJA1000相连需要电平转换芯片吗: FPGA的IO3.3V供电，SJA1000是5V供电...; shen19891209 FPGA/CPLD

徐静蕾博客全球排第一: 人物信息姓名：徐静蕾性别：女出生年月：1974.04.16 英文名：星座：白羊座血型：O 型嗜好：音乐，休闲，运动身高：168 厘米国籍：籍贯：北京作品：《同桌的你》《新言情时代》《我爱XXX》《一场风花雪月的事》《北京爱情故事》《霹雳菩萨》《爱情麻辣烫》《风云》《一夜富贵》《龙堂》《将爱情进行到底》《忽然丈夫》《新周刊》《财神到》《情书》《大众电视》《?徐静蕾简介北京电影学院表演系毕业 ...; gaoyanmei 聊聊、笑笑、闹闹

如何用VHDL设计一个延时器: 输入是一些随机产生的信号，要求所有的这些输入信号在延时100个时钟周期后循序输出。请问这个该如何设计？输入信号的顺序已经给定！！！！！！！！！！！...; eeleader-mcu FPGA/CPLD

本论坛发帖注意事项: [i=s] 本帖最后由 paulhyde 于 2014-9-15 09:52 编辑 [/i]在本论坛讨论毕业设计问题时,请说明设计的内容,和大概的软件构想.如果只说一句请教或者求助没人能够帮助你....; zhangf1982 电子竞赛

FPGA应用三个层面: FPGA应用可分为三个层面：电路设计、产品设计、系统设计1．系统级应用　　系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用XilinxV-4, V-5系列的FPGA，实现内嵌POWERPCCPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINIX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助...; suifeng654456 FPGA/CPLD

器件捷径: A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF AG AH AI AJ AK AL AM AN AO AP AQ AR AS AT AU AV AW AX AY AZ B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF BG BH BI BJ BK BL BM BN BO BP BQ BR BS BT BU BV BW BX BY BZ C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF CG CH CI CJ CK CL CM CN CO CP CQ CR CS CT CU CV CW CX CY CZ D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF DG DH DI DJ DK DL DM DN DO DP DQ DR DS DT DU DV DW DX DZ

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