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2225M562J500ET

产品描述Ceramic Capacitor, Multilayer, Ceramic, 50V, 5% +Tol, 5% -Tol, C0G, 30ppm/Cel TC, 0.0056uF, Surface Mount, 2225, CHIP
产品类别无源元件    电容器   
文件大小100KB,共2页
制造商Novacap
官网地址https://www.novacap.eu/en/
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2225M562J500ET概述

Ceramic Capacitor, Multilayer, Ceramic, 50V, 5% +Tol, 5% -Tol, C0G, 30ppm/Cel TC, 0.0056uF, Surface Mount, 2225, CHIP

2225M562J500ET规格参数

参数名称属性值
是否无铅含铅
是否Rohs认证不符合
Objectid2087758891
包装说明, 2225
Reach Compliance Codecompliant
ECCN代码EAR99
电容0.0056 µF
电容器类型CERAMIC CAPACITOR
介电材料CERAMIC
JESD-609代码e0
制造商序列号2225
安装特点SURFACE MOUNT
多层Yes
负容差5%
端子数量2
最高工作温度125 °C
最低工作温度-55 °C
封装形状RECTANGULAR PACKAGE
包装方法TR
正容差5%
额定(直流)电压(URdc)50 V
尺寸代码2225
表面贴装YES
温度特性代码C0G
温度系数30ppm/Cel ppm/°C
端子面层Tin/Lead (Sn/Pb)
端子形状WRAPAROUND

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NOVACAP MAGNETIC FREE COMMERCIAL COG
NOVACAP manufactures surface mount capacitors that are
completely magnetic free. These capacitors are designed to operate
in magnetic free environments such as Magnetic Resonance Imaging
0
25
50
75
125
175
200
(MRI) and Nuclear Magnetic Resonance
100
(NMR) systems. Copper
-7.6
0
12
13
8
barrier terminations are
5
available
9
soldering applications
10.5
for
and
palladium silver terminations for conductive epoxy. Please consult
the factory for additional case sizes or custom designs.
H
-55
-25
-25
-15.6
250
5
COG
CAPACITANCE & VOLTAGE SELECTION
3 digit code: two significant digits, followed by number of zeros eg: 473 = 47,000 pF
SIZE
Min Cap
Tmax
16V
25V
50V
100V
200V
250V
300V
400V
500V
600V
800V*
1000V*
1500V*
2000V*
3000V*
4000V*
5000V*
0402
0R3
0.024
470
390
330
330
180
120
0504
0R5
0.044
561
471
391
391
221
121
0603
0R3
0.035
271
221
181
181
101
680
0805
0R5
0.054
122
102
821
821
391
271
181
181
181
151
151
820
1206
2R0
0.064
272
272
222
182
102
821
471
391
391
331
331
181
101
680
1210
5R0
0.065
562
562
472
392
222
152
102
821
821
681
681
471
271
151
1808
5R0
0.065
562
562
472
332
182
152
102
102
102
821
821
471
271
181
820
390
1812
100
0.065
103
103
682
562
392
272
222
222
222
182
182
102
561
391
181
101
1825
150
0.080
223
223
223
153
103
822
472
472
472
392
392
222
122
561
271
121
820
2221
270
0.080
183
183
183
123
822
682
472
472
472
392
392
222
102
561
221
121
820
2225
270
0.080
223
223
223
153
123
822
682
682
682
562
562
332
152
821
331
181
121
MAX CAP & VOLTAGE
SIZE
DIMENSION
INCHES(MM)
0402
.020 (.508)
.024 (.610)
.010 (.254)
0504
.050 (1.27)
.040 (1.02)
.044 (1.12)
.014 (.356)
.006 (.152)
.006 (.152)
.006 (.152)
0603
.060 (1.52)
.030 (.762)
.035 (.889)
.014 (.356)
.006 (.152)
.006 (.152)
.006 (.152)
0805
.080 (2.03)
.050 (1.27)
.054 (1.37)
.020 (.508)
.008 (.203)
.008 (.203)
.010 (.254)
1206
.125 (3.18)
.060 (1.52)
.064 (1.63)
.020 (.508)
.008 (.203)
.008 (.203)
.010 (.254)
1210
.125 (3.18)
.100 (2.54)
.065 (1.65)
.020 (.508)
.008 (.203)
.008 (.203)
.010 (.254)
1808
.180 (4.57)
.080 (2.03)
.065 (1.65)
.024 (.610)
.012 (.305)
.008 (.203)
.014 (.356)
1812
.180 (4.57)
.125 (3.18)
.065 (1.65)
.024 (.610)
.012 (.305)
.008 (.203)
.014 (.356)
1825
.180 (4.57)
.250 (3.18)
.080 (2.03)
.024 (.610)
.012 (.305)
.015 (.381)
.014 (.356)
2221
.220 (5.59)
.210 (5.33)
.080 (2.03)
.030 (.762)
.015 (.381)
.015 (.381)
.015 (.381)
2225
.220 (5.59)
.250 (3.18)
.080 (2.03)
.030 (.762)
.015 (.381)
.015 (.381)
.015 (.381)
LENGTH L
.040 (1.02)
WIDTH W
T MAX
MB
TOLERANCE +/-
INCHES(MM)
LENGTH L
.004 (.102)
WIDTH W
MB
.004 (.102)
.006 (.152)
偶数个非门进行短暂的延时防止优化的问题
请问一下 假如vhdl写一个用偶数个非门进行短暂的延时 然后输出 为了防止综合优化该模块,可在模块中加综合约束 注释部分的语句是什么呢?我知道verilog中可以用/*synthesis attribute keep a tr ......
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