PLL/Frequency Synthesis Circuit,
参数名称 | 属性值 |
是否Rohs认证 | 符合 |
Objectid | 8367116540 |
包装说明 | DIP, |
Reach Compliance Code | compliant |
模拟集成电路 - 其他类型 | PHASE LOCKED LOOP |
JESD-30 代码 | R-CDIP-T16 |
JESD-609代码 | e4 |
长度 | 20.32 mm |
湿度敏感等级 | 1 |
功能数量 | 1 |
端子数量 | 16 |
最高工作温度 | 85 °C |
最低工作温度 | -40 °C |
封装主体材料 | CERAMIC, METAL-SEALED COFIRED |
封装代码 | DIP |
封装形状 | RECTANGULAR |
封装形式 | IN-LINE |
峰值回流温度(摄氏度) | 260 |
座面最大高度 | 4.69 mm |
最大供电电压 (Vsup) | 3.6 V |
最小供电电压 (Vsup) | 3 V |
标称供电电压 (Vsup) | 3.3 V |
表面贴装 | NO |
温度等级 | INDUSTRIAL |
端子面层 | Gold (Au) - with Nickel (Ni) barrier |
端子形式 | THROUGH-HOLE |
端子节距 | 2.54 mm |
端子位置 | DUAL |
处于峰值回流温度下的最长时间 | 40 |
宽度 | 7.62 mm |
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