电子工程世界电子工程世界电子工程世界

关键词

搜索

型号

搜索
 PDF数据手册

DROF-C37S-I-203

产品描述D Type Connector, 37 Contact(s), Female, 0.109 inch Pitch, Solder Terminal, Plug
产品类别连接器    连接器   
文件大小326KB,共5页
制造商Singatron Enterprises Co
下载文档 详细参数 全文预览

DROF-C37S-I-203概述

D Type Connector, 37 Contact(s), Female, 0.109 inch Pitch, Solder Terminal, Plug

DROF-C37S-I-203规格参数

参数名称属性值
Objectid1157698971
Reach Compliance Codecompliant
ECCN代码EAR99
其他特性FERRITE FILTER, 0.318 FTPRINT
主体宽度0.494 inch
主体长度2.729 inch
主体/外壳类型PLUG
联系完成配合AU ON NI
联系完成终止GOLD
触点性别FEMALE
触点材料PHOSPHOR BRONZE
触点模式STAGGERED
触点电阻8 mΩ
触点样式RND PIN-SKT
介电耐压1000VAC V
滤波功能YES
最大插入力2.502 N
绝缘电阻5000000000 Ω
绝缘体颜色BLACK
绝缘体材料GLASS FILLED POLYBUTYLENE TEREPHTHALATE
制造商序列号DROF
插接触点节距0.109 inch
匹配触点行间距0.112 inch
安装选项2JACKSCREW
安装方式RIGHT ANGLE
安装类型BOARD
PCB行数2
装载的行数2
最高工作温度125 °C
最低工作温度-55 °C
PCB接触模式STAGGERED
PCB触点行间距2.8448 mm
电镀厚度5u inch
额定电流(信号)5 A
参考标准UL
可靠性COMMERCIAL
外壳材料THERMOPLASTIC
端子长度0.125 inch
端子节距2.7686 mm
端接类型SOLDER
触点总数37
撤离力-最小值1.112 N
CC3200-LAUNCHXL 开发板测评报告
非常感谢EEworld 电子工程世界与TI的帮助,拿到包裹后迫不及待的打开,包裹里有一本U盘笔记本,与一个CC3200小红板。很棒很开心。。。如今万物互联,物联网在各个产品中都有应用,大家想想,物联网还没出来前,我们每开发一种产品,销售后,如果你的产品有BUG,此时要更新,需要将产品收回,然后再升级,是不是非常不方便;但如果应用物联网技术,当我们发现产品有瑕疵时,可以通过WIFI或4G对我们卖出的...
Jacktang 无线连接
C51中general pointer(一般指针)与Memory_Specific Pointer(存储器指针)的区别?
C51中general pointer(一般指针)与Memory_Specific Pointer(存储器指针)的区别是什么呢?#define XBYTE((char*)0x20000L)XBYTE[0x8000]=0x41;这段程序是什么意思?望高手指点。...
09930051321 嵌入式系统
2017 德州仪器重庆汽车电子研讨会,众多精彩,拭目以待
[i=s] 本帖最后由 qwqwqw2088 于 2017-10-22 16:21 编辑 [/i]还在为汽车车身控制解决方案发愁?想要设计低高效率、高性能的汽车LED照明方案?想了解EV/HEV车载充电及电机驱动解决方案?还在被选择汽车信息娱乐及全液晶仪表方案困扰?看TI高性价比方案能够给您带来怎样的无限惊喜!10 月 24 日 13:00 – 18:00重庆解放碑威斯汀酒店宴会 3 厅[alig...
qwqwqw2088 模拟与混合信号
在MSP432 LaunchPad上运行MicroPython
[i=s] 本帖最后由 dcexpert 于 2016-10-1 00:52 编辑 [/i][font=Tahoma, Helvetica, SimSun, sans-serif]首先需要下载国外网友BonifaceBassey移植的[/font][font=Tahoma, Helvetica, SimSun, sans-serif][url=https://github.com/Boniface...
dcexpert MicroPython开源版块
申请开发板
申请!...
slpsnoopy NXP MCU
关于内部信号走全局时钟网络的问题
各位大侠好,我现在有个问题没搞清楚,请教下.FPGA产生的一个内部频率信号怎么走全局时钟网,我目前是例化了这样一个代码,clk0是内部逻辑分频产生的信号BUFG myclock(.I(clk0),.O(clk1));想让clk1布局布线的时候走全局时钟网,但是貌似没有实现,请问是不是还少什么东西?求高手指点。。。...
一丝执念 FPGA/CPLD

技术资料推荐更多

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 国产芯 大学堂 TI培训 Datasheet 电子工程 索引文件: 351  1022  1436  1537  1540 

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved