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VJ1812Y183KFEMC: 产品描述CAPACITOR, CERAMIC, MULTILAYER, 500 V, X7R, 0.018 uF, SURFACE MOUNT, 1812, CHIP, ROHS COMPLIANT; 产品类别无源元件电容器; 文件大小76KB，共4页; 制造商Vishay(威世); 官网地址http://www.vishay.com; 标准

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VJ1812Y183KFEMC概述

CAPACITOR, CERAMIC, MULTILAYER, 500 V, X7R, 0.018 uF, SURFACE MOUNT, 1812, CHIP, ROHS COMPLIANT

资深电子工程师的技术分享：接地方法: 接地是电路设计中最基础的内容，但又是几乎没人说得清的，几乎每次的培训和交流都会有人问到“老师，有没有一种通用的接地方法可以参考啊？”如果想知道这个问题的答案，请继续耐着性子读下去。我先给出一个斩钉截铁的答案：“没有”。那咋办呢，我们总不能像中国的厨师一样，教徒弟炒菜时，用到的配料都是“少许”“颜色微黄”“微焦”等感觉性词语吧，当然不是。为了更好的明了接地的技巧方法，下文中将不再讲究任何的文字技巧，...; decho0821 PCB设计

使用内部振荡时钟的新发现: 使用内部振荡时钟的新发现近日，在网上看到一篇文章《让没有晶振的生活成为可能——UFM.[CPLD] 》，在使用MAXII 芯片集中的EPM241T100C5时，可以使用其内部晶振产生倍频时钟，我对此深表怀疑，而且经过实例验证得知此方法着实不妥。下面这摘自原作者：期间我尝试了下发现结果与原作者的意思有点不同，假如例化时输出的CLK为5.56MHZ,按照上面的意思结果会出现倍频的效果，也就大约为10...; tdyizhen1314 FPGA/CPLD

nk.bin 中的 launch address: nk.bin 中的 launch address 是怎么确定的？是编译时nk 的starup.s 的入口地址吗？还是其他谢谢啦...; lichangjd 嵌入式系统

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GPIO只产生了一个脉冲，怎么回事: 这个小程序下到DSP后，GPIO口只有一个脉冲，请教下如何发出多个脉冲仿真时间设置为inf...; 安_然微控制器 MCU

四层板设计------没有完成，时间到了，先发上来吧: 经历了两个月，还是没有完成，时间到了，先发上来吧完成了基本的布局，一部分线还没有连上，不是成品，但是也能拿出来做点评了，比不上以前完成的那两位了:Sad:...; jishuaihu PCB设计

器件捷径: A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF AG AH AI AJ AK AL AM AN AO AP AQ AR AS AT AU AV AW AX AY AZ B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF BG BH BI BJ BK BL BM BN BO BP BQ BR BS BT BU BV BW BX BY BZ C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF CG CH CI CJ CK CL CM CN CO CP CQ CR CS CT CU CV CW CX CY CZ D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF DG DH DI DJ DK DL DM DN DO DP DQ DR DS DT DU DV DW DX DZ

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