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SN74LS107D

产品描述DUAL JK NEGATIVE EDGE-TRIGGERED FLIP-FLOP
文件大小130KB,共4页
制造商Motorola ( NXP )
官网地址https://www.nxp.com
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SN74LS107D概述

DUAL JK NEGATIVE EDGE-TRIGGERED FLIP-FLOP

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SN54/74LS107A
DUAL JK NEGATIVE
EDGE-TRIGGERED FLIP-FLOP
The SN54 / 74LS107A is a Dual JK Flip-Flop with individual J, K, Direct
Clear and Clock Pulse inputs. Output changes are initiated by the
HIGH-to-LOW transition of the clock. A LOW signal on CD input overrides the
other inputs and makes the Q output LOW.
The SN54 / 74LS107A is the same as the SN54 / 74LS73A but has corner
power pins.
DUAL JK NEGATIVE
EDGE-TRIGGERED FLIP-FLOP
LOW POWER SCHOTTKY
CONNECTION DIAGRAM DIP
(TOP VIEW)
VCC
14
CD1
13
CP1
12
K2
11
CD2
10
CP2
9
J2
8
NOTE:
The Flatpak version has the
same pinouts (Connection
Diagram) as the Dual In-Line
Package.
14
1
J SUFFIX
CERAMIC
CASE 632-08
1
J1
2
Q1
3
Q1
4
K1
5
Q2
6
Q2
7
GND
14
1
N SUFFIX
PLASTIC
CASE 646-06
LOGIC SYMBOL
1
1
J
Q
3
8
J
2
Q
5
14
1
D SUFFIX
SOIC
CASE 751A-02
ORDERING INFORMATION
12
CP
9
Q
2
CP
4
K
CD
13
11
K
CD
10
Q
6
SN54LSXXXJ
SN74LSXXXN
SN74LSXXXD
Ceramic
Plastic
SOIC
VCC = PIN 14
GND = PIN 7
GUARANTEED OPERATING RANGES
Symbol
VCC
TA
IOH
IOL
Supply Voltage
Operating Ambient Temperature Range
Output Current — High
Output Current — Low
Parameter
54
74
54
74
54, 74
54
74
Min
4.5
4.75
– 55
0
Typ
5.0
5.0
25
25
Max
5.5
5.25
125
70
– 0.4
4.0
8.0
Unit
V
°C
mA
mA
FAST AND LS TTL DATA
5-177

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