1210A0500220GFR,1210A0500220GFR pdf中文资料,1210A0500220GFR引脚图,1210A0500220GFR电路-Datasheet-电子工程世界

1210A0500220GFR: 产品描述Ceramic Capacitor, Multilayer, Ceramic, 50V, 2% +Tol, 2% -Tol, C0G, 30ppm/Cel TC, 0.000022uF, Surface Mount, 1210, CHIP; 产品类别无源元件电容器; 文件大小414KB，共3页; 制造商Knowles; 官网地址http://www.knowles.com

下载文档详细参数全文预览

1210A0500220GFR概述

Ceramic Capacitor, Multilayer, Ceramic, 50V, 2% +Tol, 2% -Tol, C0G, 30ppm/Cel TC, 0.000022uF, Surface Mount, 1210, CHIP

参数名称	属性值
是否Rohs认证	不符合
厂商名称	Knowles
包装说明	, 1210
Reach Compliance Code	compli
电容	0.000022 µF
电容器类型	CERAMIC CAPACITOR
介电材料	CERAMIC
JESD-609代码	e0
制造商序列号	X7R
安装特点	SURFACE MOUNT
多层	Yes
负容差	2%
端子数量	2
最高工作温度	125 °C
最低工作温度	-55 °C
封装形状	RECTANGULAR PACKAGE
包装方法	TR, 13 INCH
正容差	2%
额定（直流）电压（URdc）	50 V
参考标准	IECQ-CECC
尺寸代码	1210
表面贴装	YES
温度特性代码	C0G
温度系数	-/+30ppm/Cel ppm/°C
端子面层	Tin/Lead (Sn/Pb) - with Nickel (Ni) barrie
端子形状	WRAPAROUND

Building Embedded Linux Systems: 感谢wangjiafu1985 提供的一份很好的资料：《构建嵌入式LINUX系统》，見：https://bbs.eeworld.com.cn/viewthread.php?tid=95726extra=page=1这里提供此前搜集到的这篇著作的原文，供大家参考：sBuilding Embedded Linux SystemsBy Karim Yaghmour文件大小：1.416MB页数：348目录如...; xiaoxif 嵌入式系统

JTAG能否烧写*.bin或*.hex文件: 利用JTAG能否烧写*.txt文件，我在IAR 3.41A 版本中如何设置c程序对应的可直接烧写的文件*.txt...; fhnnel 微控制器 MCU

KEIL 编译时出错 No such file or directory: KEIL 编译时出现如下提示：startup_NUC472_442.s: error: A1023E: File ..\..\..\Library\Device\Nuvoton\NUC472_442\Source\ARM\startup_NUC472_442.s could not be opened: No such file or directory此时表示文件路径或者该文件不存在，但是明明该...; haitao0612 综合技术交流

一个奇怪的现像: 我用的S3C2410的板,在板上有两个LED用以下程序不能让LED发光#include "2410addr.h"void Delay(void);void Main(void){rGPDCON = 0x55555555;rGPDUP = 0x0;while(1){//rGPDDAT= 0xffff;//Delay();rGPDDAT=0x0;;Delay();}}void Delay(void){...; 李光平嵌入式系统

绘图方法: [i=s] 本帖最后由 paulhyde 于 2014-9-15 03:23 编辑 [/i][b]唉唉唉[/b]唉，压差太小了，AD无法显示；用1000倍放大，放大后直接就一样的电压。。。:Cry: :Cry: :Cry: :Cry:...; 星点电子竞赛

Altera新推出的Stratix® 10 FPGA和SoC在性能、功效等方面具有突破性优势: [size=4][font=微软雅黑]Altera新推出的Stratix® 10 FPGA和SoC在性能、功效、密度和系统集成方面具有突破性优势，[color=#333333]业界无与伦比的优势。具有革命性的[/color][b]HyperFlex™[/b][color=#333333]内核架构，采用[/color][b]Intel 14 nm三栅极[/b][color=#3...; EEWORLD社区 FPGA/CPLD

器件捷径: S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 SA SB SC SD SE SF SG SH SI SJ SK SL SM SN SO SP SQ SR SS ST SU SV SW SX SY SZ T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 TA TB TC TD TE TF TG TH TI TJ TK TL TM TN TO TP TQ TR TS TT TU TV TW TX TY TZ U0 U1 U2 U3 U4 U6 U7 U8 UA UB UC UD UE UF UG UH UI UJ UK UL UM UN UP UQ UR US UT UU UV UW UX UZ V0 V1 V2 V3 V4 V5 V6 V7 V8 V9 VA VB VC VD VE VF VG VH VI VJ VK VL VM VN VO VP VQ VR VS VT VU VV VW VX VY VZ W0 W1 W2 W3 W4 W5 W6 W7 W8 W9 WA WB WC WD WE WF WG WH WI WJ WK WL WM WN WO WP WR WS WT WU WV WW WY X0 X1 X2 X3 X4 X5 X7 X8 X9 XA XB XC XD XE XF XG XH XK XL XM XN XO XP XQ XR XS XT XU XV XW XX XY XZ Y0 Y1 Y2 Y4 Y5 Y6 Y9 YA YB YC YD YE YF YG YH YK YL YM YN YP YQ YR YS YT YX Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z8 ZA ZB ZC ZD ZE ZF ZG ZH ZJ ZL ZM ZN ZP ZR ZS ZT ZU ZV ZW ZX ZY