4GB (x64, DR): 204-Pin DDR3 SDRAM SODIMM
Features
DDR3 SDRAM SODIMM
MT16JSS51264H – 4GB
For component data sheets, refer to Micron’s Web site:
www.micron.com
Features
• DDR3 functionality and operations supported as
defined in the component data sheet
• 204-pin, small-outline dual in-line memory module
(SODIMM)
• Fast data transfer rates: PC3-10600, PC3-8500,
or PC3-6400
• 4GB (512 Meg x 64)
• Vdd = 1.5V ±0.075V
• Vddspd = +3.0V to +3.6V
• Nominal and dynamic on-die termination (ODT) for
data and strobe mask signals
• Dual rank, using 4Gb TwinDie™ DRAM
• On-board I
2
C temperature sensor with integrated
serial presence-detect (SPD) EEPROM
• Fixed burst chop (BC) of 4 and burst length (BL) of 8
via the mode register set (MRS)
• Selectable BC4 or BL8 on-the-fly (OTF)
• Gold edge contacts
• Lead-free
• Fly-by topology
• Terminated control, command, and address bus
Figure 1:
204-Pin SODIMM (MO-268 R/C D)
PCB height: 30.0mm (1.18in)
Options
•
–
Commercial (0°C
≤
T
A
≤
+70°C)
–
Industrial (–40°C
≤
T
A
≤
+85°C)
• Package
–
204-pin DIMM (lead-free)
• Frequency/CAS latency
–
1.5ns @ CL = 8 (DDR3-1333)
2
–
1.5ns @ CL = 9 (DDR3-1333)
–
1.5ns @ CL = 10 (DDR3-1333)
2
–
1.87ns @ CL = 7 (DDR3-1066)
–
1.87ns @ CL = 8 (DDR3-1066)
2
–
2.5ns @ CL = 5 (DDR3-800)
2
–
2.5ns @ CL = 6 (DDR3-800)
2
Operating temperature
1
Marking
None
I
Y
-1G5
-1G4
-1G3
-1G1
-1G0
-80C
-80B
Notes: 1. Contact Micron for industrial temperature
module offerings.
2. Not recommended for new designs.
Table 1:
Speed
Grade
-1G5
-1G4
-1G3
-1G1
-1G0
-80C
-80B
Key Timing Parameters
Industry
Nomenclature
PC3-10600
PC3-10600
PC3-10600
PC3-8500
PC3-8500
PC3-6400
PC3-6400
Data Rate (MT/s)
CL = 10
1333
1333
1333
–
–
–
–
CL = 9
1333
1333
–
–
–
–
–
CL = 8
1333
1066
1066
1066
1066
–
–
CL = 7
1066
1066
–
1066
–
–
–
CL = 6
800
800
800
800
800
800
800
CL = 5
800
–
–
–
–
800
–
t
RCD
(ns)
RP
(ns)
12
13.5
15
13.125
15
12.5
15
t
RC
(ns)
48
49.5
51
50.625
52.5
50
52.5
t
12
13.5
15
13.125
15
12.5
15
PDF: 09005aef832ed836/Source: 09005aef832ed8fb
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1
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©2008 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
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Features
Table 2:
Parameter
Refresh count
Row address
Device bank address
Device configuration
Column address
Module rank address
Addressing
4GB
8K
32K A[14:0]
8 BA[2:0]
4Gb TwinDie (512 Meg x 8)
1K A[9:0]
2 S#[1:0]
Table 3:
Part Numbers and Timing Parameters – 4GB Modules
Base device: MT41J512M8THU,
1
4Gb TwinDie DDR3 SDRAM
Module
Density
4GB
4GB
4GB
4GB
4GB
4GB
4GB
Module
Bandwidth
10.6 GB/s
10.6 GB/s
10.6 GB/s
8.5 GB/s
8.5 GB/s
6.4 GB/s
6.4 GB/s
Memory Clock/
Data Rate
1.5ns/1333 MT/s
1.5ns/1333 MT/s
1.5ns/1333 MT/s
1.87ns/1066 MT/s
1.87ns/1066 MT/s
2.5ns/800 MT/s
2.5ns/800 MT/s
Clock Cycles
(CL-
t
RCD-
t
RP)
8-8-8
9-9-9
10-10-10
7-7-7
8-8-8
5-5-5
6-6-6
Part Number
2
Configuration
512 Meg x 64
512 Meg x 64
512 Meg x 64
512 Meg x 64
512 Meg x 64
512 Meg x 64
512 Meg x 64
MT16JSS51264H(I)Y-1G5__
MT16JSS51264H(I)Y-1G4__
MT16JSS51264H(I)Y-1G3__
MT16JSS51264H(I)Y-1G1__
MT16JSS51264H(I)Y-1G0__
MT16JSS51264H(I)Y-80C__
MT16JSS51264H(I)Y-80B__
Notes:
1. The data sheet for the base device can be found on Micron’s Web site.
2. All part numbers end with a two-place code (not shown) that designates component and
PCB revisions. Consult factory for current revision codes. Example: MT16JSS51264HY-1G1D1.
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Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 4:
Pin Assignments
204-Pin DDR3 SODIMM Front
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
51
Vrefdq
Vss
DQ0
DQ1
Vss
DM0
Vss
DQ2
DQ3
Vss
DQ8
DQ9
Vss
DQS1#
DQS1
Vss
DQ10
DQ11
Vss
DQ16
DQ17
Vss
DQS2#
DQS2
Vss
DQ18
53
55
57
59
61
63
65
67
69
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
101
103
DQ19
Vss
DQ24
DQ25
Vss
DM3
Vss
DQ26
DQ27
Vss
CKE0
Vdd
NC
BA2
Vdd
A12
A9
Vdd
A8
A5
Vdd
A3
A1
Vdd
CK0
CK0#
105
107
109
111
113
115
117
119
121
123
125
127
129
131
133
135
137
139
141
143
145
147
149
151
153
155
Vdd
A10
BA0
Vdd
WE#
CAS#
Vdd
A13
S1#
Vdd
NC
Vss
DQ32
DQ33
Vss
DQS4#
DQS4
Vss
DQ34
DQ35
Vss
DQ40
DQ41
Vss
DM5
Vss
157 DQ42
159 DQ43
161
Vss
163 DQ48
165 DQ49
167
Vss
169 DQS6#
171 DQS6
173
Vss
175 DQ50
177 DQ51
179
Vss
181 DQ56
183 DQ57
185
Vss
187
DM7
189
Vss
191 DQ58
193 DQ59
195
Vss
197
SA0
199 Vddspd
201
SA1
203
Vtt
204-Pin DDR3 SODIMM Back
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
Vss
DQ4
DQ5
Vss
DQS0#
DQS0
Vss
DQ6
DQ7
Vss
DQ12
DQ13
Vss
DM1
RESET#
Vss
DQ14
DQ15
Vss
DQ20
DQ21
Vss
DM2
Vss
DQ22
DQ23
54
56
58
60
62
64
66
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
102
104
Vss
DQ28
DQ29
Vss
DQS3#
DQS3
Vss
DQ30
DQ31
Vss
CKE1
Vdd
NC
A14
Vdd
A11
A7
Vdd
A6
A4
Vdd
A2
A0
Vdd
CK1
CK1#
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
136
138
140
142
144
146
148
150
152
154
156
Vdd
BA1
RAS#
Vdd
S0#
ODT0
Vdd
ODT1
NC
Vdd
Vrefca
Vss
DQ36
DQ37
Vss
DM4
Vss
DQ38
DQ39
Vss
DQ44
DQ45
Vss
DQS5#
DQS5
Vss
158 DQ46
160 DQ47
162
Vss
164 DQ52
166 DQ53
168
Vss
170
DM6
172
Vss
174 DQ54
176 DQ55
178
Vss
180 DQ60
182 DQ61
184
Vss
186 DQS7#
188
DQS7
190
Vss
192 DQ62
194 DQ63
196
Vss
198 EVENT#
200
SDA
202
SCL
204
Vtt
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Pin Assignments and Descriptions
Table 5:
Symbol
A[14:0]
Pin Descriptions
Type
Input
Description
BA[2:0]
CK[1:0],
CK#[1:0]
CKE[1:0]
DM[7:0]
ODT[1:0]
RAS#, CAS#,
WE#
RESET#
S#[1:0]
SA[1:0]
SCL
DQ[63:0]
DQS[7:0],
DQS#[7:0]
SDA
EVENT#
Vdd
Vddspd
Vrefca
Vrefdq
Vss
Vtt
NC
Address inputs:
Provide the row address for ACTIVATE commands, and the column
address and auto precharge bit (A10) for READ/WRITE commands, to select one location
out of the memory array in the respective bank. A10 is sampled during a PRECHARGE
command to determine whether the PRECHARGE applies to one bank (A10 LOW, bank
selected by BA[2:0]) or all banks (A10 HIGH). If only one bank is to be precharged, the
bank is selected by BA. A12 is also used for BC4/BL8 identification as “BL on-the-fly”
during CAS commands. The address inputs also provide the op-code during the mode
register command set
.
Input
Bank address inputs:
BA[2:0] define the device bank to which an ACTIVATE, READ,
WRITE, or PRECHARGE command is being applied. BA[2:0] define which mode register
(MR0, MR1, MR2, and MR3) is loaded during the LOAD MODE command.
Input
Clock:
CK and CK# are differential clock inputs. All control, command, and address input
signals are sampled on the crossing of the positive edge of CK and the negative edge of
CK#.
Input
Clock enable:
CKE enables (registered HIGH) and disables (registered LOW) internal
circuitry and clocks on the DRAM.
Input
Input data mask:
DM is an input mask signal for write data. Input data is masked when
DM is sampled HIGH, along with the input data, during a write access. DM is sampled on
both edges of the DQS. Although the DM pins are input-only, the DM loading is designed
to match that of the DQ and DQS pins.
Input
On-die termination:
ODT enables (registered HIGH) and disables (registered LOW)
termination resistance internal to the DRAM. When enabled in normal operation, ODT is
only applied to the following pins: DQ, DQS, DQS#, and DM. The ODT input will be
ignored if disabled via the LOAD MODE command.
Input
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being
entered.
Input
Reset:
RESET# is an active LOW CMOS input referenced to Vss.The RESET# input receiver is
(LVCMOS) a CMOS input defined as a rail-to-rail signal with DC HIGH
≥
0.8 × Vdd and DC LOW
≤
0.2 × Vdd.
Input
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the command
decoder.
Input
Serial address inputs:
These pins are used to configure the temperature sensor/SPD
EEPROM address range on the I
2
C bus.
Input
Serial clock for temperature sensor/SPD EEPROM:
SCL is used to synchronize
communication to and from the temperature sensor/SPD EEPROM.
I/O
Data input/output:
Bidirectional data bus.
I/O
Data strobe:
DQS and DQS# are differential data strobes. Output with read data. Edge-
aligned with read data. Input with write data. Center-aligned with write data.
I/O
Serial data:
SDA is a bidirectional pin used to transfer addresses and data into and out of
the temperature sensor/SPD EEPROM on the module on the I
2
C bus.
Output
Temperature event:
The EVENT# pin is asserted by the temperature sensor when critical
(open drain) temperature thresholds have been exceeded.
Supply
Power supply:
1.5V ±0.075V. The component Vdd and Vddq are connected to the
module Vdd.
Supply
Temperature sensor/SPD EEPROM power supply:
+3.0V to +3.6V.
Supply
Reference voltage:
Control, command, and address (Vdd/2).
Supply
Reference voltage:
DQ, DM (Vdd/2).
Supply
Ground.
Supply
Termination voltage:
Used for control, command, and address (Vdd/2).
–
No connect:
These pins are not connected on the module.
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4
4GB (x64, DR): 204-Pin DDR3 SDRAM SODIMM
Functional Block Diagram
Functional Block Diagram
Figure 2:
S1#
S0#
DQS0#
DQS0
DM0
DM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS# DQ
DQS#
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
ZQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
Functional Block Diagram
DQS4#
DQS4
DM4
DM CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS# DQ
DQS#
U1b
U1t
U3b
U3t
Vss
V
SS
Vss
ZQ
DQS1#
DQS1
DM1
DM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS# DQ
DQS#
DQS5#
DQS5
DM5
DM CS# DQ
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS# DQ
DQS#
Vss
U9b
U9t
U7b
U7t
Vss
ZQ
V
SS
Vss
ZQ
DQS2#
DQS2
DM2
DM
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS# DQ
DQS#
DQS6#
DQS6
DM6
DM CS# DQ
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS# DQ
DQS#
Vss
U2b
U2t
U4b
U4t
Vss
ZQ
V
SS
Vss
ZQ
DQS3#
DQS3
DM3
DM
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
CS# DQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM
CS# DQ
DQS#
DQS7#
DQS7
DM7
DM CS# DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
ZQ
DQS#
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DM CS# DQ
DQS#
Vss
U8b
U8t
U6b
U6t
Vss
ZQ
V
SS
Vss
ZQ
Vss
Rank 0 = U1b–U4b, U6b–U9b
Rank 1 = U1t–U4t, U6t–U9t
BA[2:0]
A[14:0]
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
RESET#
BA[2:0]:
DDR3 SDRAM
A[14:0]:
DDR3 SDRAM
RAS#: DDR3 SDRAM
CAS#: DDR3 SDRAM
WE#: DDR3 SDRAM
CKE0: Rank 0
CKE1: Rank 1
ODT0: Rank 0
ODT1: Rank 1
RESET#: DDR3 SDRAM
U10
SCL
Temperature
sensor/
SPD EEPROM
EVT A0
A1 A2
SA0 SA1 Vss
SDA
CK0
CK0#
CK1
CK1#
Rank 0
Rank 1
EVENT#
V
ddspd
V
dd
V
tt
V
ref
CA
V
ref
DQ
SPD EEPROM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
DDR3 SDRAM
Clock, command, control, and address line terminations:
S#[1:0], CKE[1:0], A[14:0],
RAS#, CAS#, WE#,
ODT[1:0], BA[2:0]
DDR3
SDRAM
V
tt
V
ss
DDR3
SDRAM
CK
CK#
V
dd
Notes:
1. The ZQ ball on each DDR3 component is connected to an external 240Ω ±1% resistor that is
tied to ground. It is used for the calibration of the component’s ODT and output driver.
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