FUJITSU SEMICONDUCTOR
DATA SHEET
DS501-00017-4v0-J
メモリ
FRAM
256 K (32 K×8)
ビット
I C
2
MB85RC256V
■
概 要
MB85RC256V
は
,
不揮発性メモリセルを½成する強誘電½プロセスとシリコンゲート
CMOS
プロセスを用いた
32,768
ワード
×8
ビット構成の
FRAM (Ferroelectric Random Access Memory:
強誘電½ランダムアクセスメモリ
)
です。
MB85RC256V
は
, SRAM
のようにデータバックアップ用バッテリを½用しなくてもデータ保持が可½です。
MB85RC256V
に採用しているメモリセルは書込み
/
読出し動½でバイトあたり最½
10
12
回の耐久性があり
,
ほかの不揮
発性メモリ½品よりも大きく上回ります。
MB85RC256V
では
,
フラッシュメモリや
E
2
PROM
のような長い書込み時間は不要のため
, 1
バイト単½での書込みを 実
現しています。
したがって
,
ライトビジー状態のような書込み完了待ちシーケンスは必要としません。
■
特 長
・
・
・
・
・
・
・
ビット構成
2
線式シリアルインタフェース
動½周波数
書込み
/
読出し耐性
データ保持特性
動½電源電圧
½消費電力
:32,768
ワード
×8
ビット
:シリアルクロック (SCL)
とシリアルデータ(SDA) の2ポートですべての制御が可½
:1 MHz (Max)
:10
12
回
/
バイト
:10
年
(
+
85
°C),
95
年
(
+
55
°C),
200
年以上
(
+
35
°C)
:2.7 V
∼
5.5 V
:
動½電流
200
μA
(Max @ 1 MHz)
スタンバイ電流
27
μA
(Typ)
:
−
40
°C
∼+
85
°C
:
プラスチック
SOP, 8
ピン
(FPT-8P-M02)
プラスチック
SOP, 8
ピン
(FPT-8P-M08)
両パッケージ品共に
RoHS
指令に適合しています。
・ 動½温度範囲
・ パッケージ
Copyright©2012-2013 FUJITSU SEMICONDUCTOR LIMITED All rights reserved
2013.12
MB85RC256V
■
端子配列図
(TOP VIEW)
(TOP VIEW)
A0
1
2
3
4
8
7
6
5
VDD
WP
A0
1
2
3
4
8
7
6
5
VDD
WP
A1
A2
VSS
A1
A2
VSS
SCL
SDA
SCL
SDA
(FPT-8P-M02)
(FPT-8P-M08)
■
端子機½説明
端子番号
端子名
機½説明
デバイスアドレス端子
本½品は同一データバス上に複数個
(
最大
8
個
)
のデバイスを接続できます。デバイス
アドレスは
,
各々のデバイスを認識するために½用します。外部で
VDD
端子または
VSS
端子に接続してください。この
VDD, VSS
端子の組み合わせが
, SDA
端子から入力
されるデバイス
•
アドレス
•
コードと一致したデバイスのみ動½します。A0,
A1, A2
端
子は内部で
VSS
端子に各々プルダウンされており
,
端子がオープンの場合は
“L”
レベル
として認識します。
グランド端子
シリアルデータ入出力端子
メモリアドレスやデータを送受信する双方向端子です。複数のデバイスを接続できま
す。出力はオープンドレインになっていますので
,
外部回路にプルアップ抵抗が必要で
す。
シリアルクロック端子
シリアルデータ入出力タイミングのためのクロックを入力する端子です。クロック立上
りでデータを取り込み
,
立下りでデータを出力します。
ライトプロテクト端子
ライトプロテクト端子が
“H”
レベルのとき
,
書込み不可です。“L” レベルのとき
,
すべ
てのメモリ領域が書換え可½です。読出しは
,
ライトプロテクト端子の状態にかかわら
ず常に可½です。ライトプロテクト端子は内部で
VSS
端子にプルダウンされており
,
端
子がオープンの場合は
“L”
レベル
(
書込み可½状態
)
として認識します。
電源電圧端子
1
∼
3
A0
∼
A2
4
VSS
5
SDA
6
SCL
7
WP
8
VDD
2
DS501-00017-4v0-J
MB85RC256V
■
ブロックダイヤグラム
シリアル
-
パラレル
コンバータ
ローデコーダ
SDA
SCL
WP
コントロール回路
アドレスカウンタ
FRAM
アレイ
32,768×8
コラムデコーダ
/
センスアンプ
/
ライトアンプ
A0, A1, A2
■
I
2
C (Inter-Integrated Circuit)
MB85RC256V
は
, 2
線式シリアルインタフェース
, I
2
C
バスに対応しており
,
スレーブデバイスとして動½します。
2
C
バ
I
スは
,
通信の½割が
「マスタ」 「スレーブ」
側と
側で明確に異なり
,
マスタ側が制御の主導権を持ちます。
また
,
パーティライン構成が可½となっており
, 1
つのマスタで複数のスレーブデバイスと接続できます。このときス
レーブ側はそれぞれ固有アドレスを持ち
,
マスタ側は
,
通信するスレーブをアドレスで指定してから通信を開始します。
・I
2
C
インタフェースのシステム構成例
VDD
プルアップ
抵抗
SCL
SDA
I
2
C
バス
マスタ
I
2
C
バス
MB85RC256V
I
2
C
バス
MB85RC256V
I
2
C
バス
MB85RC256V
...
A2 A1 A0
0
0
0
デバイスアドレス
A2
0
A1
0
A0
1
A2
0
A1
1
A0
0
DS501-00017-4v0-J
3
MB85RC256V
■
I
2
C
通信の開始と終了
I
2
C
バスは
, 2
線だけで通信を実現するため
, SDA
入力の切り換えを
SCL
が
“L”
レベルの期間内に行ってください。
ただし例外的に
,
通信の開始と終了については
SCL
が
“H”
レベルの期間内に
SDA
を切り換えてください。
・スタート・コンディション
I
2
C
バスが,
読出しまたは書込みの動½を開始するには
, SCL
入力が
“H”
レベルの期間に
, SDA
入力を
“H”
レベルから
“L”
レベルに設定してください。
・ストップ・コンディション
I
2
C
バスの通信を終了するには
, SCL
入力が
“H”
レベルの期間に
, SDA
入力を
“L”
レベルから
“H”
レベルに設定してく
ださい。読出し動½の場合には
,
ストップ コンディションを入力することで読出しが終了し
,
スタンバイ状態になりま
・
す。
書込み動½の場合には
,
ストップ コンディション入力で書換えデータの入力が終了し
,
スタンバイ状態になります。
・
・スタート・コンディション
,
ストップ・コンディション
SCL
SDA
H or L
Start
Stop
(注意事項)FRAM デバイスでは書込み動½時
,
ストップ・コンディション後のメモリ書込み待ち期間
(t
WC
)
は必要ありま
せん。
■
アクノリッジ
(ACK)
I
2
C
では
,
アドレス情報や
,
メモリ情報などのシリアルデータを
8
ビット 単½で送受信します。
ACK
信号とは
,
この
8
ビットデータごとに
,
正常に送信
,
または受信されたことを示す信号です。 ビットの送受信が行われるたび
SCL
の
9
ク
8
ロック目に
,
受信側が毎回
“L”
レベルを出力します。
送信側では
,
この
9
クロック目で
ACK
信号を受信確認するため
,
一
時的にバスを解放します。この解放期間中に
,
受信側では
SDA
ラインにプルダウンを返して通信が正常なことを示しま
す。
Slave
側が
, ACK “L”
レベル応答前または受信前にストップ コンディションを受信した場合
,
動½を終了してスタンバ
・
イ状態になります。
一方
, Slave
側は
, NACK “H”
レベル応答後または受信後にバスを解放状態にします。
Master
側は
,
このバス開放期間に
,
ストップ コンディションまたはスタート コンディションを生成します。
・
・
・アクノリッジのタイミング説明図
SCL
1
2
3
8
9
SDA
ACK
Start
送信側は
9
ビット目に
,
必ず
SDA
を解放してください。
このとき受信側は
,
直前
8
ビットの受信が正常ならばプ
ルダウンを出力します
(ACK
応答
)。
4
DS501-00017-4v0-J
MB85RC256V
■
デバイス・アドレス・ワード
(Slave address)
スタート コンディションに続いて
, 8
ビットのデバイス アドレス ワードを入力します。
・
・
・
この入力で
,
デバイスは読出
しまたは書込み動½のいずれかを決定します。
デバイス アドレス ワード
(8
ビット
)
は
,
デバイス コード
(4
ビット
),
デ
・
・
・
バイス アドレスコード
(3
ビット
), Read / Write
コード
(1
ビット
)
の
3
コードで構成されます。
・
・デバイス・コード
(4
ビット
)
デバイス アドレス ワードの上½
4
ビットはデバイス タイプを識別するデバイス コードで
,
本½品では
“1010”
で固
・
・
・
・
定です。
・デバイス・アドレス・コード
(3
ビット
)
デバイス コードに続けてデバイス アドレス コード
(3
ビット
)
を
A2, A1, A0
の順に入力します。
・
・
・
デバイス アドレス
・
・
コードは
,
バスに最大
8
個接続されたデバイスのうち
,
どれを選択するかを決定します。
デバイスアドレス端子には
, 3
ビッ
トのユニークな値を割り振ります。
デバイスアドレス端子に割り振られたこの値と入力されたデバイス アドレス コード
・
・
とが一致したデバイスが選択されます。
・Read/Write コード
(1
ビット
)
デバイス アドレス ワードの
8
ビット目は
, R/W (Read/Write)
コードです。
“0”
入力の場合は書込み動½
, “1”
入力の場
・
・
・
・
合は読出し動½です。
なお
,
デバイス コードが
“1010”
でない場合
,
もしくはデバイス アドレス コードが一致しない場合
・
は
,
読出し
/
書込み動½に入らずスタンバイ状態のままです。
・デバイス・アドレス・ワード
Start
SCL
1
2
3
4
5
6
7
8
9
1
2
..
ACK
SDA
S
1
0
1
0
A2
A1
A0
R/W
A
..
マスタからのアクセス
スレーブからのアクセス
デバイス・コード
デバイス・アドレス・
Read/Write
コード
コード
S
スタート・コンディション
A
ACK (SDA
が
“L”
レベル
)
■
データ構成
I
2
C
では
,
マスタがスタート コンディションに続きデバイス アドレス ワード
(8
ビット
)
を入力した後
,
スレーブが
・
・
・
9
ビット目に
ACK“L”
レベルを出力します。
マスタは
ACK
応答を確認した後
,
続いて
8
ビット
×2
のメモリ
•
アドレスを入
力します。
メモリ アドレスの入力ごとに
,
スレーブは再び
ACK“L”
レベルを出力します。
・
この後
,
入出力のデータが
8
ビット単½
で続き
,
以降
8
ビットごとに
ACK“L”
レベルを出力します。
デバイス アドレス ワードの
8
ビット目
, R/W
コードに従って
,
データラインをマスタとスレーブどちらが駆動 するか
・
・
を決定します。
ただし
,
クロックは必ずマスタが駆動します。
書込み動½時は
,
スレーブがマスターから
8
ビットを受信し
た後
, ACK
信号を返します。
マスターがその
ACK
信号を確認した後
,
次の
8
ビットを送信します。
読出し動½時は
,
スレー
ブが
8
ビットを送信した後
,
マスターからの
ACK
信号を待ちます。
DS501-00017-4v0-J
5