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841S01CGT: 产品描述Processor Specific Clock Generator, 100MHz, CMOS, PDSO16, 4.40 X 5 MM, 0.925 MM HEIGHT, MO-153, TSSOP-16; 产品类别嵌入式处理器和控制器微控制器和处理器; 文件大小898KB，共17页; 制造商IDT (Integrated Device Technology)

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841S01CGT概述

Processor Specific Clock Generator, 100MHz, CMOS, PDSO16, 4.40 X 5 MM, 0.925 MM HEIGHT, MO-153, TSSOP-16

841S01CGT规格参数

参数名称	属性值
是否无铅	含铅
是否Rohs认证	不符合
厂商名称	IDT (Integrated Device Technology)
零件包装代码	TSSOP
包装说明	TSSOP, TSSOP16,.25
针数	16
Reach Compliance Code	not_compliant
ECCN代码	EAR99
JESD-30 代码	R-PDSO-G16
JESD-609代码	e0
长度	5 mm
端子数量	16
最高工作温度	70 °C
最低工作温度
最大输出时钟频率	100 MHz
封装主体材料	PLASTIC/EPOXY
封装代码	TSSOP
封装等效代码	TSSOP16,.25
封装形状	RECTANGULAR
封装形式	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）	240
电源	3.3 V
主时钟/晶体标称频率	25 MHz
认证状态	Not Qualified
座面最大高度	1.2 mm
最大压摆率	80 mA
最大供电电压	3.465 V
最小供电电压	3.135 V
标称供电电压	3.3 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子面层	TIN LEAD
端子形式	GULL WING
端子节距	0.65 mm
端子位置	DUAL
处于峰值回流温度下的最长时间	20
宽度	4.4 mm
uPs/uCs/外围集成电路类型	CLOCK GENERATOR, PROCESSOR SPECIFIC

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PCI Express

Clock Generator

ICS841S01

DATA SHEET

General Description

The ICS841S01 is a PLL-based clock generator specifically

designed for PCI_Express™ Clock Generation applications. This

device generates a 100MHz HCSL clock. The device offers a HCSL

(Host Clock Signal Level) clock output from a clock input reference of

25MHz. The input reference may be derived from an external source

or by the addition of a 25MHz crystal to the on-chip crystal oscillator.

An external reference may be applied to the XTAL_IN pin with the

XTAL_OUT pin left floating.

The device offers spread spectrum clock output for reduced EMI

applications. An I

C bus interface is used to enable or disable spread

spectrum operation as well as select either a down spread value of

-0.35% or -0.5%.

Features

•

One 0.7V current mode differential HCSL output pair

Crystal oscillator interface: 25MHz

Output frequency: 100MHz

RMS period jitter: 3ps (maximum)

Cycle-to-cycle jitter: 35ps (maximum)

C support with readback capabilities up to 400kHz

Spread Spectrum for electromagnetic interference (EMI) reduction

3.3V operating supply mode

0°C to 70°C ambient operating temperature

Available in both standard (RoHS 5) and lead-free (RoHS 6)

packages

Block Diagram

25MHz

Pin Assignment

PLL

Divider

Network

SRCT0

SRCC0

SRCT0

SRCC0

IREF

SDATA

SCLK

XTAL_OUT

XTAL_IN

DDA

XTAL_IN

OSC

XTAL_OUT

SDATA

Pullup

SCLK

Pullup

Logic

IREF

ICS841S01

16-Lead TSSOP

5mm x 4.4mm x 0.925mm package body

G Package

Top View

ICS841S01CG REVISION B AUGUST 31, 2012

ICS841S01 Data Sheet

PCI EXPRESS

CLOCK GENERATOR

Table 1. Pin Descriptions

Number

1, 6, 8, 10

2, 5, 11, 16

3, 4

12,

Name

SRCT0, SRCC0

IREF

DDA

XTAL_IN,

XTAL_OUT

SCLK

SDATA

Type

Power

Output

Input

Power

Input

I/O

Pullup

Description

Ground for core and SRC outputs.

Power supply for core and SRC outputs.

Differential output pair. HCSL interface levels.

An external fixed precision resistor (475

Ω

) from this pin to ground provides a

reference current used for differential current-mode SRCCx, SRCTx clock

outputs.

Analog supply pin.

Crystal oscillator interface. XTAL_IN is the input. XTAL_OUT is the output.

C SMBus compatible SCLK. This pin has an internal pullup resistor, but is in

high-impedance in power-down mode. LVCMOS/LVTTL interface levels.

C SMBus compatible SDATA. This pin has an internal pullup resistor, but is

in high-impedance in power-down mode. LVCMOS/LVTTL interface levels.

NOTE:

Pullup

refers to internal input resistors. See Table 2,

Pin Characteristics,

for typical values.

Table 2. Pin Characteristics

Symbol

PULLUP

Parameter

Input Capacitance

Input Pullup Resistor

Test Conditions

Minimum

Typical

Maximum

Units

Ω

ICS841S01CG REVISION B AUGUST 31, 2012

ICS841S01 Data Sheet

PCI EXPRESS

CLOCK GENERATOR

Serial Data Interface

To enhance the flexibility and function of the clock synthesizer, a

two-signal serial interface is provided. Through the Serial Data

Interface, various device functions, such as individual clock output

buffers, can be individually enabled or disabled. The registers

associated with the Serial Data Interface initialize to their default

setting upon power-up, and therefore, use of this interface is optional.

Clock device register changes are normally made upon system

initialization, if any are required. The interface cannot be used during

system operation for power management functions.

Data Protocol

The clock driver serial protocol accepts byte write, byte read, block

write, and block read operations from the controller. For block

write/read operation, the bytes must be accessed in sequential order

from lowest to highest byte (most significant bit first) with the ability to

stop after any complete byte has been transferred. For byte write and

byte read operations, the system controller can access individually

indexed bytes. The offset of the indexed byte is encoded in the

command code, as described in

Table 3A.

The block write and block read protocol is outlined in

Table 3B,

while

Table 3C

outlines the corresponding byte write and byte read

protocol. The slave receiver address is 11010010 (D2h).

Table 3A.Command Code Definition

Bit

6:5

4:0

Description

0 = Block read or block write operation, 1 = Byte read or byte write operation.

Chip select address, set to “00” to access device.

Byte offset for byte read or byte write operation. For block read or block write operations, these bits must be “00000”.

Table 3B. Block Read and Block Write Protocol

Bit

2:8

11:18

20:27

29:36

38:45

Description = Block Write

Start

Slave address - 7 bits

Write

Acknowledge from slave

Command Code - 8 bits

Acknowledge from slave

Byte Count - 8 bits

Acknowledge from slave

Data byte 1 - 8 bits

Acknowledge from slave

Data byte 2 - 8 bits

Acknowledge from slave

Data Byte/Slave Acknowledges

Data Byte N - 8 bits

Acknowledge from slave

Stop

Bit

2:8

11:18

21:27

30:37

39:46

48:55

Description = Block Read

Start

Slave address - 7 bits

Write

Acknowledge from slave

Command Code - 8 bits

Acknowledge from slave

Repeat start

Slave address - 7 bits

Read = 1

Acknowledge from slave

Byte Count from slave - 8 bits

Acknowledge

Data Byte 1 from slave - 8 bits

Acknowledge

Data Byte 2 from slave - 8 bits

Acknowledge

Data Bytes from Slave/Acknowledge

Data Byte N from slave - 8 bits

Not Acknowledge

ICS841S01CG REVISION B AUGUST 31, 2012

ICS841S01 Data Sheet

PCI EXPRESS

CLOCK GENERATOR

Table 3C. Byte Read and Byte Write Protocol

Bit

2:8

11:18

20:27

Description = Byte Write

Start

Slave address - 7 bits

Write

Acknowledge from slave

Command Code - 8 bits

Acknowledge from slave

Data Byte- 8 bits

Acknowledge from slave

Stop

Bit

2:8

11:18

21:27

30:37

Description = Byte Read

Start

Slave address - 7 bits

Write

Acknowledge from slave

Command Code - 8 bits

Acknowledge from slave

Repeat start

Slave address - 7 bits

Read

Acknowledge from slave

Data from slave - 8 bits

Not Acknowledge

Stop

Control Registers

Table 4A. Byte 0: Control Register 0

Bit

@Pup

Name

Reserved

SRC[T/C]0

Reserved

Description

Reserved

SRC[T/C]0 Output Enable

0 = Disable (Hi-Z)

1 = Enable

Reserved

NOTE: Pup denotes Power-up.

Reserved

SRC

Table 4C. Byte 2: Control Register 2

Bit

@Pup

Name

SRCT/C

Description

Spread Spectrum Selection

0 = -0.35%, 1 = - 0.5%

Reserved

SRC Spread Spectrum Enable

0 = Spread Off,

1 = Spread On

Reserved

Table 4B. Byte 1: Control Register 1

Bit

@Pup

Name

Reserved

Description

Reserved

Table 4D. Byte 3:Control Register 3

Bit

@Pup

Name

Reserved

Description

Reserved

NOTE: Pup denotes Power-up.

ICS841S01CG REVISION B AUGUST 31, 2012

ICS841S01 Data Sheet

PCI EXPRESS

CLOCK GENERATOR

Table 4E. Byte 4: Control Register 4

Bit

@Pup

Name

Reserved

Description

Reserved

Table 4G. Byte 6: Control Register 6

Bit

@Pup

Name

TEST_SEL

Description

REF/N or Hi-Z Select

0 = Hi-Z,

1 = REF/N

TEST Clock

Mode Entry Control

0 = Normal Operation,

1 = REF/N or Hi-Z Mode

Reserved

TEST_MODE

Reserved

Table 4F. Byte 5: Control Register 5

Bit

@Pup

Name

Reserved

Description

Reserved

Table 4H. Byte 7: Control Register 7

Bit

@Pup

Name

Description

Revision Code Bit 3

Revision Code Bit 2

Revision Code Bit 1

Revision Code Bit 0

Vendor ID Bit 3

Vendor ID Bit 2

Vendor ID Bit 1

Vendor ID Bit 0

ICS841S01CG REVISION B AUGUST 31, 2012

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841S01CGT相似产品对比

	841S01CGT	841S01CG
描述	Processor Specific Clock Generator, 100MHz, CMOS, PDSO16, 4.40 X 5 MM, 0.925 MM HEIGHT, MO-153, TSSOP-16	Processor Specific Clock Generator, 100MHz, CMOS, PDSO16, 4.40 X 5 MM, 0.925 MM HEIGHT, MO-153, TSSOP-16
是否无铅	含铅	不含铅
是否Rohs认证	不符合	不符合
厂商名称	IDT (Integrated Device Technology)	IDT (Integrated Device Technology)
零件包装代码	TSSOP	TSSOP
包装说明	TSSOP, TSSOP16,.25	TSSOP, TSSOP16,.25
针数	16	16
Reach Compliance Code	not_compliant	not_compliant
ECCN代码	EAR99	EAR99
JESD-30 代码	R-PDSO-G16	R-PDSO-G16
JESD-609代码	e0	e3
长度	5 mm	5 mm
端子数量	16	16
最高工作温度	70 °C	70 °C
最大输出时钟频率	100 MHz	100 MHz
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	TSSOP	TSSOP
封装等效代码	TSSOP16,.25	TSSOP16,.25
封装形状	RECTANGULAR	RECTANGULAR
封装形式	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）	240	NOT SPECIFIED
电源	3.3 V	3.3 V
主时钟/晶体标称频率	25 MHz	25 MHz
认证状态	Not Qualified	Not Qualified
座面最大高度	1.2 mm	1.2 mm
最大压摆率	80 mA	80 mA
最大供电电压	3.465 V	3.465 V
最小供电电压	3.135 V	3.135 V
标称供电电压	3.3 V	3.3 V
表面贴装	YES	YES
技术	CMOS	CMOS
温度等级	COMMERCIAL	COMMERCIAL
端子面层	TIN LEAD	MATTE TIN
端子形式	GULL WING	GULL WING
端子节距	0.65 mm	0.65 mm
端子位置	DUAL	DUAL
处于峰值回流温度下的最长时间	20	NOT SPECIFIED
宽度	4.4 mm	4.4 mm
uPs/uCs/外围集成电路类型	CLOCK GENERATOR, PROCESSOR SPECIFIC	CLOCK GENERATOR, PROCESSOR SPECIFIC

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