256MB, 512MB, 1GB (x64, DR) 200-Pin DDR2 SODIMM
Features
DDR2 SDRAM Small-Outline DIMM
MT8HTF3264HD – 256MB
MT8HTF6464HD – 512MB
MT8HTF12864HD – 1GB
For component data sheets, refer to Micron’s Web site:
www.micron.com
Features
• 200-pin, small-outline, dual in-line memory module
(SODIMM)
• Fast data transfer rates: PC2-3200, PC2-4200,
PC2-5300, or PC2-6400
• 256MB (32 Meg x 64), 512MB (64 Meg x 64),
1GB (128 Meg x 64)
• V
DD
= +1.8V
• V
DDSPD
= +1.7V to +3.6V
• JEDEC-standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
• 4n-bit prefetch architecture
• Dual rank
• Multiple internal device banks for concurrent
operation
• Programmable CAS# latency (CL)
• Posted CAS# additive latency (AL)
• WRITE latency = READ latency - 1
t
CK
• Programmable burst lengths: 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
Figure 1:
200-Pin SODIMM (MO-224 R/C A)
Module height 30mm (1.18in)
Options
• Operating temperature
1
–
Commercial (0°C
≤
T
A
≤
+70°C)
–
Industrial (–40°C
≤
T
A
≤
+85°C)
• Package
–
200-pin DIMM (Pb-free)
• Frequency/CAS latency
–
2.5ns @ CL = 5 (DDR2-800)
–
2.5ns @ CL = 6 (DDR2-800)
–
3.0ns @ CL = 5 (DDR2-667)
–
3.75ns @ CL = 4 (DDR2-533)
–
5.0ns @ CL = 3 (DDR2-400)
• PCB height
–
30mm (1.18in)
Marking
D
T
Y
-80E
-800
-667
-53E
-40E
Notes: 1. Contact Micron for industrial temperature
module offerings.
Table 1:
Key Timing Parameters
Data Rate (MT/s)
CL = 6
–
800
–
–
–
CL = 5
800
667
667
–
–
CL = 4
533
533
533
533
400
CL = 3
–
–
400
400
400
t
RCD
t
RP
t
RC
Industry
Speed Grade Nomenclature
-80E
-800
-667
-53E
-40E
PC2-6400
PC2-6400
PC2-5300
PC2-4200
PC2-3200
(ns)
12.5
15
15
15
15
(ns)
12.5
15
15
15
15
(ns)
55
55
55
55
55
PDF: 09005aef80ebed66/Source: 09005aef80ebbc49
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1
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©2006 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
256MB, 512MB, 1GB (x64, DR) 200-Pin DDR2 SODIMM
Features
Table 2:
Addressing
256MB
Refresh count
Row address
Device bank address
Device page size per bank
Device configuration
Column address
Module rank address
8K
8K (A0–A12)
4 (BA0, BA1)
1KB
256Mb (16 Meg x 16)
512 (A0–A8)
2 (S0#, S1#)
512MB
8K
8K (A0–A12)
4 (BA0, BA1)
1KB
512Mb (32 Meg x 16)
1K (A0–A9)
2 (S0#, S1#)
1GB
8K
8K (A0–A12)
8 (BA0, BA1, BA2)
1KB
1Gb (64 Meg x 16)
1K (A0–A9)
2 (S0#, S1#)
Table 3:
Part Numbers and Timing Parameters – 256MB Modules
Base device: MT47H16M16,
1
256Mb DDR2 SDRAM
Module
Density
256MB
256MB
256MB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
3-3-3
Part Number
2
MT8HTF3264HD-667__
MT8HTF3264HD-53E__
MT8HTF3264HD-40E__
Configuration
32 Meg x 64
32 Meg x 64
32 Meg x 64
Table 4:
Part Numbers and Timing Parameters – 512MB Modules
Base device: MT47H32M16,
1
512Mb DDR2 SDRAM
Module
Density
512MB
512MB
512MB
512MB
512MB
Module
Bandwidth
6.4 GB/s
6.4 GB/s
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
2.5ns/800 MT/s
2.5ns/800 MT/s
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
6-6-6
5-5-5
4-4-4
3-3-3
Part Number
2
MT8HTF6464HD-80E__
MT8HTF6464HD-800__
MT8HTF6464HD-667__
MT8HTF6464HD-53E__
MT8HTF6464HD-40E__
Configuration
64 Meg x 64
64 Meg x 64
64 Meg x 64
64 Meg x 64
64 Meg x 64
Table 5:
Part Numbers and Timing Parameters – 1GB Modules
Base device: MT47H64M16,
1
1Gb DDR2 SDRAM
Module
Density
1GB
1GB
1GB
1GB
1GB
Module
Bandwidth
6.4 GB/s
6.4 GB/s
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
2.5ns/800 MT/s
2.5ns/800 MT/s
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
6-6-6
5-5-5
4-4-4
3-3-3
Part Number
2
MT8HTF12864HD-80E__
MT8HTF12864HD-800__
MT8HTF12864HD-667__
MT8HTF12864HD-53E__
MT8HTF12864HD-40E__
Notes:
Configuration
128 Meg x 64
128 Meg x 64
128 Meg x 64
128 Meg x 64
128 Meg x 64
1. Data sheets for the base devices can be found on Micron’s Web site.
2. All part numbers end with a two-place code (not shown), designating component and PCB
revisions. Consult factory for current revision codes. Example: MT8HTF6464HDY-40ED3.
PDF: 09005aef80ebed66/Source: 09005aef80ebbc49
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256MB, 512MB, 1GB (x64, DR) 200-Pin DDR2 SODIMM
Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 6:
Pin Assignments
200-Pin SODIMM Front
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
41
43
45
47
49
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
DQ2
DQ3
V
SS
DQ8
DQ9
V
SS
DQS1#
DQS1
V
SS
DQ10
DQ11
V
SS
V
SS
DQ16
DQ17
V
SS
DQS2#
51
DQS2 101
53
V
SS
103
55
DQ18 105
57
DQ19 107
59
V
SS
109
61
DQ24 111
63
DQ25 113
65
V
SS
115
67
DM3
117
69
NC
119
71
V
SS
121
73
DQ26 123
75
DQ27 125
77
V
SS
127
79
CKE0 129
81
V
DD
131
83
NC
133
1
85 NC/BA2 135
87
V
DD
137
89
A12
139
91
A9
141
93
A8
143
145
95
V
DD
97
A5
147
99
A3
149
Notes:
A1
V
DD
A10
BA0
WE#
V
DD
CAS#
S1#
V
DD
ODT1
V
SS
DQ32
DQ33
V
SS
DQS4#
DQS4
V
SS
DQ34
DQ35
V
SS
DQ40
DQ41
V
SS
DM5
V
SS
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
183
185
187
189
191
193
195
197
199
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DM7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
V
DDSPD
Pin
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
Symbol
V
SS
DQ4
DQ5
V
SS
DM0
V
SS
DQ6
DQ7
V
SS
DQ12
DQ13
V
SS
DM1
V
SS
CK0
CK0#
V
SS
DQ14
DQ15
V
SS
V
SS
DQ20
DQ21
V
SS
NC
200-Pin SODIMM Back
Pin
52
54
56
58
60
62
64
66
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
Symbol
DM2
V
SS
DQ22
DQ23
V
SS
DQ28
DQ29
V
SS
DQS3#
DQS3
V
SS
DQ30
DQ31
V
SS
CKE1
V
DD
NC
NC
V
DD
A11
A7
A6
V
DD
A4
A2
Pin
102
104
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
136
138
140
142
144
146
148
150
Symbol
A0
V
DD
BA1
RAS#
S0#
V
DD
ODT0
NC
V
DD
NC
V
SS
DQ36
DQ37
V
SS
DM4
V
SS
DQ38
DQ39
V
SS
DQ44
DQ45
V
SS
DQS5#
DQS5
V
SS
Pin
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
Symbol
DQ46
DQ47
V
SS
DQ52
DQ53
V
SS
CK1
CK1#
V
SS
DM6
V
SS
DQ54
DQ55
V
SS
DQ60
DQ61
V
SS
DQS7#
DQS7
V
SS
DQ62
DQ63
V
SS
SA0
SA1
1. Pin 85 is NC for 256MB and 512MB, BA2 for 1GB.
PDF: 09005aef80ebed66/Source: 09005aef80ebbc49
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©2006 Micron Technology, Inc. All rights reserved.
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Pin Assignments and Descriptions
Table 7:
Pin Descriptions
Type
Input
(SSTL_18)
Description
On-die termination:
ODT (registered HIGH) enables termination resistance internal
to the DDR2 SDRAM. When enabled, ODT is only applied to each of the following
pins: DQ, DQS, DQS#, and DM. The ODT input will be ignored if disabled via the
LOAD MODE command.
Clock:
CK and CK# are differential clock inputs. All address and control input signals
are sampled on the crossing of the positive edge of CK and negative edge of CK#.
Output data (DQs and DQS/DQS#) is referenced to the crossings of CK and CK#.
Clock enable:
CKE (registered HIGH) activates and CKE (registered LOW) deactivates
clocking circuitry on the DDR2 SDRAM.
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the
command decoder. All commands are masked when S# is registered HIGH. S# provides
for external rank selection on systems with multiple ranks. S# is considered part of
the command code.
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being
entered.
Bank address inputs:
BA0–BA1/BA2 define to which device bank an ACTIVE, READ,
WRITE, or PRECHARGE command is being applied. BA0–BA1/BA2 define which mode
register, including MR, EMR, EMR(2), and EMR(3), is loaded during the LOAD MODE
command.
Address inputs:
Provide the row address for ACTIVE commands, and the column
address and auto precharge bit (A10) for READ/WRITE commands, to select one
location out of the memory array in the respective bank. A10 sampled during a
PRECHARGE command determines whether the PRECHARGE applies to one device
bank (A10 LOW, device bank selected by BA0–BA1/BA2) or all device banks (A10
HIGH). The address inputs also provide the op-code during a LOAD MODE command.
Input data mask:
DM is an input mask signal for write data. Input data is masked
when DM is sampled HIGH along with that input data during a WRITE access. DM is
sampled on both edges of DQS. Although DM pins are input-only, the DM loading is
designed to match that of DQ and DQS pins.
Serial clock for presence-detect:
SCL is used to synchronize the presence-detect
data transfer to and from the module.
Presence-detect address inputs:
These pins are used to configure the presence-
detect device.
Data input/output:
Bidirectional data bus.
Data strobe:
Output with read data, input with write data for source synchronous
operation. Edge-aligned with read data, center-aligned with write data. DQS# is only
used when differential data strobe mode is enabled via the LOAD MODE command.
Serial presence-detect data:
SDA is a bidirectional pin used to transfer addresses
and data into and out of the presence-detect portion of the module.
Power supply:
+1.8V ±0.1V.
SSTL_18 reference voltage.
Ground.
Serial EEPROM positive power supply:
+1.7V to +3.6V.
No connect:
These pins should be left unconnected.
Symbol
ODT0, ODT1
CK0, CK0#,
CK1, CK1#
CKE0, CKE1
S0#, S1#
Input
(SSTL_18)
Input
(SSTL_18)
Input
(SSTL_18)
RAS#, CAS#, WE#
BA0, BA1,
BA2 (1GB)
Input
(SSTL_18)
Input
(SSTL_18)
A0–A12
Input
(SSTL_18)
DM0–DM7
Input
(SSTL_18)
SCL
SA0–SA1
DQ0–DQ63
DQS0–DQS7,
DQS0#–DQS7#
SDA
V
DD
V
REF
V
SS
V
DDSPD
NC
Input
(SSTL_18)
Input
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
I/O
(SSTL_18)
Supply
(SSTL_18)
Supply
(SSTL_18)
Supply
(SSTL_18)
Supply
(SSTL_18)
–
PDF: 09005aef80ebed66/Source: 09005aef80ebbc49
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Functional Block Diagram
Functional Block Diagram
Figure 2:
S1#
S0#
Functional Block Diagram
DQS0
DQS0#
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS1#
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U1
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
DQS4
DQS4#
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
U9
DQS5
DQS5#
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U3
U6
DQS2
DQS2#
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS3#
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U2
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
DQS6
DQS6#
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
U8
DQS7
DQS7#
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U4
LDQS
LDQS#
LDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
UDQS
UDQS#
UDM
DQ
DQ
DQ
DQ
DQ
DQ
DQ
DQ
CS#
U5
BA0–BA1/BA2
A0–A12
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
BA0–BA1/BA2: DDR2 SDRAM
A0–A12/A13: DDR2 SDRAM
RAS#: DDR2 SDRAM
CAS#: DDR2 SDRAM
WE#: DDR2 SDRAM
CKE0: DDR2 SDRAM
CKE1: DDR2 SDRAM
ODT0: DDR2 SDRAM
ODT1: DDR2 SDRAM
V
DDSPD
V
DD
V
REF
V
SS
SPD EEPROM
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM, EEPROM
U7
SCL
CK0
CK0#
U1, U2, U8, U9
SPD EEPROM
WP A0
A1
A2
SDA
CK1
CK1#
U3, U4, U5, U6
V
SS
SA0 SA1 V
SS
PDF: 09005aef80ebed66/Source: 09005aef80ebbc49
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