电子工程世界电子工程世界电子工程世界

关键词

搜索

型号

搜索

MT47H128M4BT-37E:B

产品描述DDR DRAM, 128MX4, 0.5ns, CMOS, PBGA92, 11 X 19 MM, LEAD FREE, FBGA-92
产品类别存储    存储   
文件大小8MB,共103页
制造商Micron Technology
官网地址http://www.mdtic.com.tw/
标准  
下载文档 详细参数 全文预览

MT47H128M4BT-37E:B概述

DDR DRAM, 128MX4, 0.5ns, CMOS, PBGA92, 11 X 19 MM, LEAD FREE, FBGA-92

MT47H128M4BT-37E:B规格参数

参数名称属性值
是否无铅不含铅
是否Rohs认证符合
厂商名称Micron Technology
零件包装代码BGA
包装说明TFBGA,
针数92
Reach Compliance Codecompliant
ECCN代码EAR99
访问模式FOUR BANK PAGE BURST
最长访问时间0.5 ns
其他特性AUTO/SELF REFRESH
JESD-30 代码R-PBGA-B92
JESD-609代码e1
长度19 mm
内存密度536870912 bit
内存集成电路类型DDR DRAM
内存宽度4
功能数量1
端口数量1
端子数量92
字数134217728 words
字数代码128000000
工作模式SYNCHRONOUS
最高工作温度85 °C
最低工作温度
组织128MX4
封装主体材料PLASTIC/EPOXY
封装代码TFBGA
封装形状RECTANGULAR
封装形式GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度(摄氏度)260
认证状态Not Qualified
座面最大高度1.2 mm
自我刷新YES
最大供电电压 (Vsup)1.9 V
最小供电电压 (Vsup)1.7 V
标称供电电压 (Vsup)1.8 V
表面贴装YES
技术CMOS
温度等级OTHER
端子面层Tin/Silver/Copper (Sn/Ag/Cu)
端子形式BALL
端子节距0.8 mm
端子位置BOTTOM
处于峰值回流温度下的最长时间30
宽度11 mm

文档预览

下载PDF文档
PRELIMINARY
512Mb: x4, x8, x16
DDR2 SDRAM
DDR2 SDRAM
Features
V
DD
= +1.8V ±0.1V, V
DD
Q = +1.8V ±0.1V
JEDEC standard 1.8V I/O (SSTL_18-compatible)
Differential data strobe (DQS, DQS#) option
Four-bit prefetch architecture
Duplicate output strobe (RDQS) option for x8
configuration
DLL to align DQ and DQS transitions with CK
Four internal banks for concurrent operation
Programmable CAS Latency (CL): 3 and 4
Posted CAS additive latency (AL): 0, 1, 2, 3, and 4
WRITE latency = READ latency - 1
t
CK
Programmable burst lengths: 4 or 8
Adjustable data-output drive strength
64ms, 8,192-cycle refresh
On-die termination (ODT)
Designation
128M4
64M8
32M16
BT
-5E
-37E
MT47H128M4–32 MEG X 4 X 4 BANKS
MT47H64M8–16 MEG X 8 X 4 BANKS
MT47H32M16–8 MEG X 16 X 4 BANKS
For the latest data sheet, please refer to the Micron Web
site:
http://www.micron.com/datasheets
Options
• Configuration
128 Meg x 4 (32 Meg x 4 x 4 banks)
64 Meg x 8 (16 Meg x 8 x 4 banks)
32 Meg x 16 (8 Meg x 16 x 4 banks)
• FBGA Package Lead-Free
92-ball FBGA (11mm x 19mm)
• Timing – Cycle Time
5.0ns @ CL = 3 (DDR2-400)
3.75ns @ CL = 4 (DDR2-533)
ARCHITECTURE 128 MEG X 4
Configuration
Refresh Count
Row Addressing
Bank Addressing
Column
Addressing
32 Meg x 4 x 4
banks
8K
16K (A0-A12)
4 (BA0 - BA1)
2K (A0-A9, A11)
64 MEG X 8 32 MEG X 16
16 Meg x 8 x 4 8 Meg x 16 x 4
banks
banks
8K
16K (A0-A13)
4 (BA0 - BA1)
1K (A0-A9)
8K
8K (A0-A12)
4 (BA0 - BA1)
1K (A0-A9)
Table 1:
SPEED
GRADE
-5E
-37E
Key Timing Parameters
DATA RATE
(MHz)
CL = 3
400
400
CL = 4
400
533
t
RCD
t
RP
t
RC
(ns)
15
15
(ns)
15
15
(ns)
55
60
09005aef80b88542
512Mb_DDR2_1.fm - Rev. B 7/04 EN
1
©2003 Micron Technology, Inc. All rights reserved.
PRODUCTS AND SPECIFICATIONS DISCUSSED HEREIN ARE FOR EVALUATION AND REFERENCE PURPOSES ONLY AND ARE SUBJECT TO CHANGE BY
MICRON WITHOUT NOTICE. PRODUCTS ARE ONLY WARRANTED BY MICRON TO MEET MICRON’S PRODUCTION DATA SHEET SPECIFICATIONS.

技术资料推荐更多

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

 
机器人开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程 索引文件: 1970  1801  2558  2642  1994  40  37  52  54  41 

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2026 EEWORLD.com.cn, Inc. All rights reserved