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KM416V256D-JL7

产品描述Fast Page DRAM, 256KX16, 70ns, CMOS, PDSO40, 0.400 INCH, SOJ-40
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文件大小801KB,共35页
制造商SAMSUNG(三星)
官网地址http://www.samsung.com/Products/Semiconductor/
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KM416V256D-JL7概述

Fast Page DRAM, 256KX16, 70ns, CMOS, PDSO40, 0.400 INCH, SOJ-40

KM416V256D-JL7规格参数

参数名称属性值
是否Rohs认证不符合
厂商名称SAMSUNG(三星)
零件包装代码SOJ
包装说明SOJ, SOJ40,.44
针数40
Reach Compliance Codeunknown
ECCN代码EAR99
访问模式FAST PAGE
最长访问时间70 ns
其他特性RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESH/SELF REFRESH
I/O 类型COMMON
JESD-30 代码R-PDSO-J40
JESD-609代码e0
长度26.04 mm
内存密度4194304 bit
内存集成电路类型FAST PAGE DRAM
内存宽度16
功能数量1
端口数量1
端子数量40
字数262144 words
字数代码256000
工作模式ASYNCHRONOUS
最高工作温度70 °C
最低工作温度
组织256KX16
输出特性3-STATE
封装主体材料PLASTIC/EPOXY
封装代码SOJ
封装等效代码SOJ40,.44
封装形状RECTANGULAR
封装形式SMALL OUTLINE
电源3.3 V
认证状态Not Qualified
刷新周期512
座面最大高度3.76 mm
自我刷新YES
最大待机电流0.0001 A
最大压摆率0.08 mA
最大供电电压 (Vsup)3.6 V
最小供电电压 (Vsup)3 V
标称供电电压 (Vsup)3.3 V
表面贴装YES
技术CMOS
温度等级COMMERCIAL
端子面层Tin/Lead (Sn/Pb)
端子形式J BEND
端子节距1.27 mm
端子位置DUAL
宽度10.16 mm

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KM416C256D, KM416V256D
CMOS DRAM
256K x 16Bit CMOS Dynamic RAM with Fast Page Mode
DESCRIPTION
This is a family of 262,144 x 16 bit Fast Page Mode CMOS DRAMs. Fast Page Mode offers high speed random access of memory cells
within the same row. Power supply voltage (+5.0V or +3.3V), access time (-5,-6,-7), power consumption(Normal or Low power) and
package type(SOJ or TSOP-II) are optional features of this family. All of this family have CAS-before-RAS refresh, RAS-only refresh and
Hidden refresh capabilities. Furthermore, Self-refresh operation is available in L-version. This 256Kx16 fast page mode DRAM family is
fabricated using Samsung′s advanced CMOS process to realize high band-width, low power consumption and high reliability.
It may be used as graphic memory unit for microcomputer, personal computer and portable machines.
• Fast Page Mode operation
FEATURES
• Part Identification
- KM416C256D/DL (5V, 512 Ref.)
- KM416V256D/DL (3.3V, 512 Ref.)
Active Power Dissipation
Unit : mW
Speed
-5
-6
-7
Refresh Cycles
Part
NO.
C256D
V256D
V
CC
5V
3.3V
Refresh
cycle
512
Refresh period
Normal
8ms
L-ver
128ms
RAS
UCAS
LCAS
W
• 2 CAS Byte/Wrod Read/Write operation
• CAS-before-RAS refresh capability
• RAS-only and Hidden refresh capability
• Self-refresh capability (L-ver only)
• TTL(5V)/LVTTL(3.3V) compatible inputs and outputs
• Early Write or output enable controlled write
• JEDEC Standard pinout
• Available in 40-pin SOJ 400mil and44(40)-pin
TSOP(II) 400mil packages
• Triple +5V±10% power supply(5V product)
• Triple +3.3V±0.3V power supply(3.3V product)
3.3V(512 Ref.)
-
325
290
5V(512 Ref.)
605
495
440
FUNCTIONAL BLOCK DIAGRAM
Control
Clocks
Vcc
Vss
Lower
Data in
Buffer
Sense Amps & I/O
Lower
Data out
Buffer
Upper
Data in
Buffer
Upper
Data out
Buffer
VBB Generator
Performance Range
Speed
-5
-6
-7
Refresh Timer
Row Decoder
DQ0
to
DQ7
t
RAC
50ns
60ns
70ns
t
CAC
15ns
15ns
20ns
t
RC
90ns
10ns
130ns
t
PC
35ns
40ns
45ns
Remark
5V only
5V/3.3V
5V/3.3V
A0~A8
Refresh Control
Refresh Counter
Row Address Buffer
Col. Address Buffer
Column Decoder
Memory Array
262,144 x16
Cells
OE
DQ8
to
DQ15
SAMSUNG ELECTRONICS CO., LTD.
reserves the right to
change products and specifications without notice.
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