Datasheet> 器件分类 > 存储> 存储> K4S643232E-TL70T

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K4S643232E-TL70T: 产品描述Synchronous DRAM, 2MX32, 5.5ns, CMOS, PDSO86; 产品类别存储存储; 文件大小1MB，共44页; 制造商SAMSUNG(三星); 官网地址http://www.samsung.com/Products/Semiconductor/

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K4S643232E-TL70T概述

Synchronous DRAM, 2MX32, 5.5ns, CMOS, PDSO86

K4S643232E-TL70T规格参数

参数名称	属性值
是否Rohs认证	不符合
厂商名称	SAMSUNG(三星)
包装说明	TSSOP, TSSOP86,.46,20
Reach Compliance Code	unknown
最长访问时间	5.5 ns
最大时钟频率 (fCLK)	143 MHz
I/O 类型	COMMON
交错的突发长度	1,2,4,8
JESD-30 代码	R-PDSO-G86
JESD-609代码	e0
内存密度	67108864 bit
内存集成电路类型	SYNCHRONOUS DRAM
内存宽度	32
端子数量	86
字数	2097152 words
字数代码	2000000
最高工作温度	70 °C
最低工作温度
组织	2MX32
输出特性	3-STATE
封装主体材料	PLASTIC/EPOXY
封装代码	TSSOP
封装等效代码	TSSOP86,.46,20
封装形状	RECTANGULAR
封装形式	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
电源	3.3 V
认证状态	Not Qualified
刷新周期	4096
连续突发长度	1,2,4,8,FP
最大待机电流	0.002 A
最大压摆率	0.17 mA
标称供电电压 (Vsup)	3.3 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子面层	Tin/Lead (Sn/Pb)
端子形式	GULL WING
端子节距	0.5 mm
端子位置	DUAL

K4S643232E-TL70T文档预览

K4S643232E

CMOS SDRAM

2M x 32 SDRAM

512K x 32bit x 4 Banks

Synchronous DRAM

LVTTL

Revision 1.0

October 2000

Samsung Electronics reserves the right to change products or specification without notice.

-1-

Rev. 1.0 (Oct. 2000)

K4S643232E

Revision History

Revision 1.0 (October 20, 2000)

CMOS SDRAM

• Removed Note 5 in page 9. tRDL is set to 2CLK in any case regardless of using AP or frequency

Revision 0.4 (August 24, 2000)

• Updated DC spec

Revision 0.3 (August 1, 2000)

• Changed the wording of tRDL related note for User’ clear understanding

Revision 0.2 (July 18, 2000) -

Preliminary

• Removed K4S643232E-40/55/7C

• Changed tSH of K4S643232E-45 from 0.7ns to 1.0ns

Revision 0.0 (March 14, 2000) -

Target Spec.

• Initial draft

-2-

Rev. 1.0 (Oct. 2000)

K4S643232E

512K x 32Bit x 4 Banks Synchronous DRAM

FEATURES

•

3.3V power supply

LVTTL compatible with multiplexed address

Four banks operation

MRS cycle with address key programs

-. CAS latency (2 & 3)

-. Burst length (1, 2, 4, 8 & Full page)

-. Burst type (Sequential & Interleave)

All inputs are sampled at the positive going edge of the system

clock

Burst read single-bit write operation

DQM for masking

Auto & self refresh

15.6us refresh duty cycle

CMOS SDRAM

GENERAL DESCRIPTION

The K4S643232E is 67,108,864 bits synchronous high data

rate Dynamic RAM organized as 4 x 524,288 words by 32 bits,

fabricated with SAMSUNG′s high performance CMOS technol-

ogy. Synchronous design allows precise cycle control with the

use of system clock. I/O transactions are possible on every

clock cycle. Range of operating frequencies, programmable

burst length and programmable latencies allow the same device

to be useful for a variety of high bandwidth, high performance

memory system applications.

•

ORDERING INFORMATION

Part NO.

K4S643232E-TC/L45

K4S643232E-TC/L50

K4S643232E-TC/L60

K4S643232E-TC/L70

Max Freq.

222MHz

200MHz

166MHz

143MHz

Interface

LVTTL

Package

TSOP(II)

FUNCTIONAL BLOCK DIAGRAM

I/O Control

LWE

LDQM

Data Input Register

Bank Select

512K x 32

Sense AMP

512K x 32

Refresh Counter

Output Buffer

Row Decoder

Row Buffer

DQi

Address Register

CLK

ADD

Column Decoder

Col. Buffer

Latency & Burst Length

LRAS

LCBR

LCKE

LRAS

LCBR

LWE

LCAS

Timing Register

Programming Register

LWCBR

LDQM

CLK

CKE

RAS

CAS

DQM

* Samsung Electronics reserves the right to

change products or specification without

notice.

-3-

Rev. 1.0 (Oct. 2000)

K4S643232E

PIN CONFIGURATION

(Top view)

CMOS SDRAM

DQ0

DDQ

DQ1

DQ2

SSQ

DQ3

DQ4

DDQ

DQ5

DQ6

SSQ

DQ7

N.C

DQM0

CAS

RAS

N.C

BA0

BA1

A10/AP

DQM2

N.C

DQ16

SSQ

DQ17

DQ18

DDQ

DQ19

DQ20

SSQ

DQ21

DQ22

DDQ

DQ23

DQ15

SSQ

DQ14

DQ13

DDQ

DQ12

DQ11

SSQ

DQ10

DQ9

DDQ

DQ8

N.C

DQM1

N.C

CLK

CKE

DQM3

N.C

DQ31

DDQ

DQ30

DQ29

SSQ

DQ28

DQ27

DDQ

DQ26

DQ25

SSQ

DQ24

86Pin TSOP (II)

(400mil x 875mil)

(0.5 mm Pin pitch)

-4-

Rev. 1.0 (Oct. 2000)

K4S643232E

PIN FUNCTION DESCRIPTION

CLK

Name

System clock

Chip select

Input Function

Active on the positive going edge to sample all inputs.

CMOS SDRAM

Disables or enables device operation by masking or enabling all inputs except

CLK, CKE and DQM.

Masks system clock to freeze operation from the next clock cycle.

CKE should be enabled at least one cycle prior to new command.

Disables input buffers for power down mode.

Row/column addresses are multiplexed on the same pins.

Row address : RA

~ RA

, Column address : CA

~ CA

Selects bank to be activated during row address latch time.

Selects bank for read/write during column address latch time.

Latches row addresses on the positive going edge of the CLK with RAS low.

Enables row access & precharge.

Latches column addresses on the positive going edge of the CLK with CAS low.

Enables column access.

Enables write operation and row precharge.

Latches data in starting from CAS, WE active.

Makes data output Hi-Z, t

SHZ

after the clock and masks the output.

Blocks data input when DQM active.

Data inputs/outputs are multiplexed on the same pins.

Power and ground for the input buffers and the core logic.

Isolated power supply and ground for the output buffers to provide improved noise

immunity.

This pin is recommended to be left No connection on the device.

CKE

Clock enable

~ A

BA0,1

RAS

CAS

DQM0 ~ 3

DDQ

SSQ

Address

Bank select address

Row address strobe

Column address strobe

Write enable

Data input/output mask

Data input/output

Power supply/ground

Data output power/ground

No Connection

-5-

Rev. 1.0 (Oct. 2000)

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K4S643232E-TL70T相似产品对比

	K4S643232E-TL70T	K4S643232E-TL50T	K4S643232E-TC45T	K4S643232E-TC50T	K4S643232E-TC70T
描述	Synchronous DRAM, 2MX32, 5.5ns, CMOS, PDSO86	Synchronous DRAM, 2MX32, 4.5ns, CMOS, PDSO86	Synchronous DRAM, 2MX32, 4ns, CMOS, PDSO86	Synchronous DRAM, 2MX32, 4.5ns, CMOS, PDSO86, 0.400 X 0.875 INCH, 0.50 MM PITCH, TSOP2-86	Synchronous DRAM, 2MX32, 5.5ns, CMOS, PDSO86
是否Rohs认证	不符合	不符合	不符合	不符合	不符合
厂商名称	SAMSUNG(三星)	SAMSUNG(三星)	SAMSUNG(三星)	SAMSUNG(三星)	SAMSUNG(三星)
包装说明	TSSOP, TSSOP86,.46,20	TSSOP, TSSOP86,.46,20	TSSOP, TSSOP86,.46,20	TSOP2, TSSOP86,.46,20	TSSOP, TSSOP86,.46,20
Reach Compliance Code	unknown	unknown	unknown	compliant	unknown
最长访问时间	5.5 ns	4.5 ns	4 ns	4.5 ns	5.5 ns
最大时钟频率 (fCLK)	143 MHz	200 MHz	222 MHz	200 MHz	143 MHz
I/O 类型	COMMON	COMMON	COMMON	COMMON	COMMON
交错的突发长度	1,2,4,8	1,2,4,8	1,2,4,8	1,2,4,8	1,2,4,8
JESD-30 代码	R-PDSO-G86	R-PDSO-G86	R-PDSO-G86	R-PDSO-G86	R-PDSO-G86
JESD-609代码	e0	e0	e0	e0	e0
内存密度	67108864 bit	67108864 bit	67108864 bit	67108864 bit	67108864 bit
内存集成电路类型	SYNCHRONOUS DRAM	SYNCHRONOUS DRAM	SYNCHRONOUS DRAM	SYNCHRONOUS DRAM	SYNCHRONOUS DRAM
内存宽度	32	32	32	32	32
端子数量	86	86	86	86	86
字数	2097152 words	2097152 words	2097152 words	2097152 words	2097152 words
字数代码	2000000	2000000	2000000	2000000	2000000
最高工作温度	70 °C	70 °C	70 °C	70 °C	70 °C
组织	2MX32	2MX32	2MX32	2MX32	2MX32
输出特性	3-STATE	3-STATE	3-STATE	3-STATE	3-STATE
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	TSSOP	TSSOP	TSSOP	TSOP2	TSSOP
封装等效代码	TSSOP86,.46,20	TSSOP86,.46,20	TSSOP86,.46,20	TSSOP86,.46,20	TSSOP86,.46,20
封装形状	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR
封装形式	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	SMALL OUTLINE, THIN PROFILE	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
电源	3.3 V	3.3 V	3.3 V	3.3 V	3.3 V
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified
刷新周期	4096	4096	4096	4096	4096
连续突发长度	1,2,4,8,FP	1,2,4,8,FP	1,2,4,8,FP	1,2,4,8,FP	1,2,4,8,FP
最大待机电流	0.002 A	0.002 A	0.002 A	0.002 A	0.002 A
最大压摆率	0.17 mA	0.19 mA	0.2 mA	0.19 mA	0.17 mA
标称供电电压 (Vsup)	3.3 V	3.3 V	3.3 V	3.3 V	3.3 V
表面贴装	YES	YES	YES	YES	YES
技术	CMOS	CMOS	CMOS	CMOS	CMOS
温度等级	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL
端子面层	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)	Tin/Lead (Sn/Pb)
端子形式	GULL WING	GULL WING	GULL WING	GULL WING	GULL WING
端子节距	0.5 mm	0.5 mm	0.5 mm	0.5 mm	0.5 mm
端子位置	DUAL	DUAL	DUAL	DUAL	DUAL

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