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BUS-61563-140S

产品描述Mil-Std-1553 Controller, 2 Channel(s), 0.125MBps, CMOS, FP-82
产品类别嵌入式处理器和控制器    微控制器和处理器   
文件大小49KB,共4页
制造商Data Device Corporation
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BUS-61563-140S概述

Mil-Std-1553 Controller, 2 Channel(s), 0.125MBps, CMOS, FP-82

BUS-61563-140S规格参数

参数名称属性值
厂商名称Data Device Corporation
零件包装代码DFP
包装说明FP-82
针数82
Reach Compliance Codeunknown
地址总线宽度16
边界扫描NO
通信协议MIL-STD-1553
数据编码/解码方法BIPH-LEVEL(MANCHESTER)
最大数据传输速率0.125 MBps
外部数据总线宽度16
JESD-30 代码R-XDFP-F82
低功率模式NO
串行 I/O 数2
端子数量82
最高工作温度125 °C
最低工作温度-55 °C
封装主体材料UNSPECIFIED
封装代码DFP
封装形状RECTANGULAR
封装形式FLATPACK
认证状态Not Qualified
表面贴装YES
技术CMOS
温度等级MILITARY
端子形式FLAT
端子位置DUAL
uPs/uCs/外围集成电路类型SERIAL IO/COMMUNICATION CONTROLLER, MIL-STD-1553

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BUS-61553
MIL-STD-1553 ADVANCED INTEGRATED
MUX (AIM ) HYBRID
ALSO
SEE
IDE
R’S GU
USE
DESCRIPTION
DDC’s
BUS-61553
Advanced
Integrated Mux (AIM) Hybrid is a
complete
MIL-STD-1553
Bus
Controller (BC), Remote Terminal
Unit (RTU), and Bus Monitor (MT)
device. Packaged in a single 78-pin
DIP package, the BUS-61553 con-
tains dual low-power transceivers,
complete BC/RT/MT protocol logic, a
MIL-STD-1553-to-host interface unit
and 8K x 16 RAM.
Using an industry standard dual
transceiver and standard status and
control signals, the BUS-61553 sim-
plifies system integration at both the
MIL-STD-1553 and host processor
interface levels.
All 1553 operations are controlled
through the CPU access to the
shared 8K x 16 RAM. To ensure
maximum design flexibility, memory
control lines are provided for attach-
ing external RAM to the BUS-61553
address and data buses and for dis-
abling internal memory; the total
combined memory space can be
expanded to 64K x 16. All 1553 trans-
fers are entirely memory-mapped;
thus the CPU interface requires
minimal hardware and/or software
support.
The BUS-61553 operates over the
full military -55°C to +125°C temper-
ature range. Available screened to
MIL-PRF-38534, the BUS-61553 is
ideal for demanding military and
industrial microprocessor-to-1553
interface applications.
FEATURES
• Fully Intergrated Terminal
Including:
–Dual Transceiver
–BC/RT/MT Protocol
–Memory Management Unit
–Processor lnterface Logic
–8K x 16 RAM
• CMOS and Bipolar Technologies
• Internal Interrupt Status and Time
Tag Registers
• High Reliability
• 883B Processing Available
BUS-25679
8
1
DATA
BUS A
2
4
3
TRANSCEIVER A
TX INH
TX
RX
RX
CONTENTION
RESOLVER
INTERRUPT
GENERATOR
CLOCK IN
CHANNEL A
ENCODER/
DECODER
MEMORY
TIMING
CPU
TIMING
MSTRCLR
SELECT
STRBD
READYD
RD/WR
MEM/REG
EXTEN
EXTLD
INT
TRANSFORMER A
768
µs
TIME OUT
PROTOCOL
CONTROLLER
A15-A00
BUS-25679
8
DATA
BUS B
4
1
2
3
TX INH
TX
RX
RX
TRANSCEIVER B
D15-D00
TRANSFORMER B
CHANNEL B
ENCODER/
DECODER
8K x 16
SHARED RAM
PARITY
CHECKER
RT ADDR
RTAD0
RTAD1
RTAD2
RTAD3
RTAD4
RTAD P
RTPARERR
RAM
FIGURE 1. BU-61553 BLOCK DIAGRAM
© 1987, 1999 Data Device Corporation
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