8GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM
Features
1.5V DDR2 SDRAM FBDIMM
MT36GTS1G72FY – 8GB
Features
•
240-pin, fully buffered DIMM (FBDIMM)
•
Very low-power DDR2 operation
•
1.425V
≤
V
DD
≤
1.625V for both the DDR2 SDRAM
and the advanced memory buffer (AMB) DRAM I/O
•
V
DD
= 1.5V
•
1.8V tolerant for
≤100ms
•
Dual rank, using 4Gb TwinDie™ devices
•
Component configuration: 1 Gig x 4
Except where stated in this data sheet, information in
the corresponding 1.8V DDR2 FBDIMM data sheet is
directly applicable to the 1.5V DDR2 FBDIMM. For
component specifications, refer to the 1.5V DDR2
SDRAM component data sheet.
Figure 1: 240-Pin FBDIMM (MO-256 R/C J)
Module height: 30.35mm (1.19in)
Functionality
This 1.5V FBDIMM consumes less power than the
standard 1.8V FBDIMM.
The low-voltage FBDIMM has the same timing and op-
erating parameters as standard FBDIMM devices. Un-
regulated power rails enable maximum power conser-
vation.
The module can be powered on at 1.8V for up to
100ms to enable system initialization and module volt-
age configuration.
Table 1: Key Timing Parameters
Speed
Grade
-667
Industry
Nomenclature
PC2-5300
Data Rate (MT/s)
CL = 5
667
CL = 4
553
CL = 3
400
t
RCD
t
RP
t
RC
Options
•
Package
–
240-pin DIMM (lead-free)
•
Frequency/CL
1
–
3.0ns @ CL = 5 (DDR2-667)
Note:
1. CL = CAS (READ) latency.
Marking
Y
-667
(ns)
15
(ns)
15
(ns)
55
Table 2: Addressing
Parameter
Refresh count
Row address
Device bank address
Device configuration
Column address
Module rank address
8GB
8K
32K A[14:0]
8 BA[2:0]
256Mb (1 Gig x 4)
2K A[11, 9:0]
2 S#[1:0]
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1
Products and specifications discussed herein are subject to change by Micron without notice.
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8GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM
Features
Table 3: Part Numbers and Timing Parameters – 8GB
Base device: MT47J1G4THM
1
, 4Gb TwinDie DDR2 SDRAM
Module-
Module
Part Number
2
Density Configuration Bandwidth
MT36GTS1G72FY-667__
Notes:
8GB
1 Gig x 72
PC2-5300
Memory Clock/
Data Rate
3.0ns/667 MT/s
Clock Cycles Link Transfer
(CL -
t
RCD -
t
RP)
Rate
5-5-5
4.0 GT/s
1. Data sheets for the base device can be found on Micron’s Web site.
2. All part numbers end with a four-place code (not shown) that designates component, AMB vendor, and PCB
revisions. Consult factory for current revision codes. Example: MT36GTS1G72FY-667E1D4.
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8GB (x72, DR) 240-Pin DDR2 SDRAM FBDIMM
Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 4: Pin Assignments
240-Pin DDR2 FBDIMM Front
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
V
DD
V
DD
V
DD
V
SS
V
DD
V
DD
V
DD
V
SS
V
CC
V
CC
V
SS
V
CC
V
CC
V
SS
V
TT
NC
RESET#
V
SS
NC
NC
V
SS
PN0
PN0#
V
SS
PN1
PN1#
V
SS
PN2
PN2#
V
SS
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
PN3
PN3#
V
SS
PN4
PN4#
V
SS
PN5
PN5#
V
SS
PN13
1
PN13#
1
V
SS
V
SS
NC
NC
V
SS
V
SS
PN12
1
PN12#
1
V
SS
PN6
PN6#
V
SS
PN7
PN7#
V
SS
PN8
PN8#
V
SS
PN9
Note:
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
PN9#
V
SS
PN10
PN10#
V
SS
PN11
PN11#
V
SS
V
SS
PS0
PS0#
V
SS
PS1
PS1#
V
SS
PS2
PS2#
V
SS
PS3
PS3#
V
SS
PS4
PS4#
V
SS
V
SS
NC
NC
V
SS
V
SS
PS9
1
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
PS9#
1
V
SS
PS5
PS5#
V
SS
PS6
PS6#
V
SS
PS7
PS7#
V
SS
PS8
PS8#
V
SS
NC
NC
V
SS
V
DD
V
DD
V
SS
V
DD
V
DD
V
DD
V
SS
V
DD
V
DD
V
TT
SA2
SDA
SCL
Pin Symbol
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
V
DD
V
DD
V
DD
V
SS
V
DD
V
DD
V
DD
V
SS
V
CC
V
CC
V
SS
V
CC
V
CC
V
SS
V
TT
NC
M_TEST
(DNU)
V
SS
NC
NC
V
SS
SN0
SN0#
V
SS
SN1
SN1#
V
SS
SN2
SN2#
V
SS
240-Pin DDR2 FBDIMM Back
Pin Symbol Pin Symbol Pin Symbol
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
SN3
SN3#
V
SS
SN4
SN4#
V
SS
SN5
SN5#
V
SS
SN13
1
SN13#
1
V
SS
V
SS
NC
NC
V
SS
V
SS
SN12
1
SN12#
1
V
SS
SN6
SN6#
V
SS
SN7
SN7#
V
SS
SN8
SN8#
V
SS
SN9
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
SN9#
V
SS
SN10
SN10#
V
SS
SN11
SN11#
V
SS
V
SS
SS0
SS0#
V
SS
SS1
SS1#
V
SS
SS2
SS2#
V
SS
SS3
SS3#
V
SS
SS4
SS4#
V
SS
V
SS
NC
NC
V
SS
V
SS
SS9
1
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
SS9#
1
V
SS
SS5
SS5#
V
SS
SS6
SS6#
V
SS
SS7
SS7#
V
SS
SS8
SS8#
V
SS
NC
NC
V
SS
SCK
SCK#
V
SS
V
DD
V
DD
V
DD
V
SS
V
DD
V
DD
V
TT
V
DDSPD
SA0
SA1
1. The following signals are cyclical redundancy code (CRC) bits and thus appear out of the
normal sequence: PN12/PN12#, SN12/SN12#, PN13/PN13#, SN13/SN13#, PS9/PS9#, and SS9/
SS9#.
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Pin Assignments and Descriptions
Table 5: Pin Descriptions
Symbol
PS[9:0]
PS#[9:0]
SCK
SCK#
SCL
SS[9:0]
SS#[9:0]
PN[13:0]
PN#[13:0]
SN[13:0]
SN#[13:0]
SA[2:0]
SDA
RESET#
V
CC
V
DD
V
TT
V
DDSPD
V
SS
M_TEST
Type
Input
Input
Input
Input
Input
Input
Input
Output
Output
Output
Output
I/O
I/O
Supply
Supply
Supply
Supply
Supply
Supply
–
Description
Primary southbound data, positive lines.
Primary southbound data, negative lines.
System clock input, positive line.
System clock input, negative line.
Serial presence-detect (SPD) clock input.
Secondary southbound data, positive lines.
Secondary southbound data, negative lines.
Primary northbound data, positive lines.
Primary northbound data, negative lines.
Secondary northbound data, positive lines.
Secondary northbound data, negative lines.
SPD address inputs, also used to select the FBDIMM number in the AMB.
SPD data input/output.
AMB reset signal.
AMB core power and AMB channel interface power (1.5V).
DRAM power and AMB DRAM I/O power (1.5V).
DRAM clock, command, and address termination power (V
DD/2
).
SPD/AMB SMBus power.
Ground.
The M_TEST pin provides an external connection for testing the margin of V
REF
, which is pro-
duced by a voltage divider on the module. It is not intended to be used in normal system
operation and must not be connected (DNU) in a system. This test pin may have other fea-
tures on future card designs and will be included in this specification at that time.
Do not use.
No connect: These pins are not connected on the module.
DNU
NC
–
–
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Functional Block Diagram
Functional Block Diagram
Figure 2: Functional Block Diagram
V
SS
RS0#
RS1#
DQS0
DQS0#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQS9
DQS9#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ0
DQ1
DQ2
DQ3
DQS1
DQS1#
DQ
DQ
DQ
DQ
U1b
DQ
DQ
DQ
DQ
U1t
DQS10
DQS10#
DQ4
DQ5
DQ6
DQ7
DQ
DQ
DQ
DQ
U19b
DQ
DQ
DQ
DQ
U19t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ8
DQ9
DQ10
DQ11
DQS2
DQS2#
DQ
DQ
DQ
DQ
U2b
DQ
DQ
DQ
DQ
U2t
DQS11
DQS11#
DQ12
DQ13
DQ14
DQ15
DQ
DQ
DQ
DQ
U18b
DQ
DQ
DQ
DQ
U18t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ16
DQ17
DQ18
DQ19
DQS3
DQS3#
DQ
DQ
DQ
DQ
U3b
DQ
DQ
DQ
DQ
U3t
DQS12
DQS12#
DQ20
DQ21
DQ22
DQ23
DQ
DQ
DQ
DQ
U17b
DQ
DQ
DQ
DQ
U17t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ24
DQ25
DQ26
DQ27
DQS4
DQS4#
DQ
DQ
DQ
DQ
U4b
DQ
DQ
DQ
DQ
U4t
DQS13
DQS13#
DQ28
DQ29
DQ30
DQ31
DQ
DQ
DQ
DQ
U16b
DQ
DQ
DQ
DQ
U16t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ32
DQ33
DQ34
DQ35
DQS5
DQS5#
DQ
DQ
DQ
DQ
U6b
DQ
DQ
DQ
DQ
U6t
DQS14
DQS14#
DQ36
DQ37
DQ38
DQ39
DQ
DQ
DQ
DQ
U13b
DQ
DQ
DQ
DQ
U13t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ40
DQ41
DQ42
DQ43
DQS6
DQS6#
DQ
DQ
DQ
DQ
U7b
DQ
DQ
DQ
DQ
U7t
DQS15
DQS15#
DQ44
DQ45
DQ46
DQ47
DQ
DQ
DQ
DQ
U12b
DQ
DQ
DQ
DQ
U12t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ48
DQ49
DQ50
DQ51
DQS7
DQS7#
DQ
DQ
DQ
DQ
U8b
DQ
DQ
DQ
DQ
U8t
DQS16
DQS16#
DQ52
DQ53
DQ54
DQ55
DQ
DQ
DQ
DQ
U11b
DQ
DQ
DQ
DQ
U11t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ56
DQ57
DQ58
DQ59
DQS8
DQS8#
DQ
DQ
DQ
DQ
U9b
DQ
DQ
DQ
DQ
U9t
DQS17
DQS17#
DQ60
DQ61
DQ62
DQ63
DQ
DQ
DQ
DQ
U10b
DQ
DQ
DQ
DQ
U10t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
CB0
CB1
CB2
CB3
DQ
DQ
DQ
DQ
U15b
DQ
DQ
DQ
DQ
U15t
CB4
CB5
CB6
CB7
DQ
DQ
DQ
DQ
U14b
DQ
DQ
DQ
DQ
U14t
U5
Out to
controller
In from
controller
Data input/output
signals to DDR2 channel
U1–U4, U6–U19
PN[13:0]
PN#[13:0]
PS[9:0]
PS#[9:0]
DQ[63:0]
DQS[17:0]
DQS#[17:0]
CB[7:0]
SCL
SDA
SA0
SA[2:0]
SCK, SCK#
RESET#
SN[13:0]
SN#[13:0]
SS[9:0]
SS#[9:0]
In from
adjacent FBDIMM
Out to
adjacent FBDIMM
U20
SCL
V
TT
A2
SDA
Terminators
SPD EEPROM
WP A0
A1
V
SS
SA0 SA1 SA2
V
DDSPD
V
CC
V
DD
V
REF
V
SS
SPD EEPROM, AMB
AMB
A
M
B
A[15:0]
RAS#, CAS#
WE#, ODT0
CS#[1:0]
CKE[1:0]
CK0, CK0#
CK1, CK1#
CK2, CK2#
CK3, CK3#
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM
SPD EEPROM, AMB
Command, address, and
clock signals to DDR2 channel
U1–U4, U6–U19
Command, address, and clock line terminations:
CK0, CK0#, CK1, CK1#,
CK2, CK2#, CK3, CK3#,
V
TT
ODT0, CS0#, CS1#,
CKE0, CKE1, RAS#,
CAS#, WE#, A[15:0], BA[2:0]
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