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HYS72T128020HF-3S-A: 产品描述DDR DRAM Module, 128MX72, CMOS, GREEN, DIMM-240; 产品类别存储存储; 文件大小1MB，共78页; 制造商Infineon(英飞凌); 官网地址http://www.infineon.com/; 标准

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HYS72T128020HF-3S-A概述

DDR DRAM Module, 128MX72, CMOS, GREEN, DIMM-240

HYS72T128020HF-3S-A规格参数

参数名称	属性值
是否Rohs认证	符合
厂商名称	Infineon(英飞凌)
零件包装代码	DIMM
包装说明	DIMM,
针数	240
Reach Compliance Code	compliant
ECCN代码	EAR99
访问模式	DUAL BANK PAGE BURST
其他特性	AUTO/SELF REFRESH
JESD-30 代码	R-XDMA-N240
JESD-609代码	e3
内存密度	9663676416 bit
内存集成电路类型	DDR DRAM MODULE
内存宽度	72
功能数量	1
端口数量	1
端子数量	240
字数	134217728 words
字数代码	128000000
工作模式	SYNCHRONOUS
组织	128MX72
封装主体材料	UNSPECIFIED
封装代码	DIMM
封装形状	RECTANGULAR
封装形式	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）	NOT SPECIFIED
认证状态	Not Qualified
自我刷新	YES
最大供电电压 (Vsup)	1.9 V
最小供电电压 (Vsup)	1.7 V
标称供电电压 (Vsup)	1.8 V
表面贴装	NO
技术	CMOS
端子面层	Matte Tin (Sn)
端子形式	NO LEAD
端子位置	DUAL
处于峰值回流温度下的最长时间	NOT SPECIFIED

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Data Sheet, Rev. 1.2, Aug. 2005

HYS72T64000HF[A]–[3.7/3S]–A

HYS72T128020HF[A]–[3.7/3S]–A

HYS72T256020HF[A]–[3.7/3S]–A

240-Pin F ully Buffered D DR2 SDRAM Modules

DDR2 SDRAM

FB-DIMM SDRAM

RoHS Compliant

Green Product

High-Speed Differential Point-to-Point Link

Interface at 1.5 V

Memory Products

N e v e r

s t o p

t h i n k i n g .

HYS72T[64/128/256]0[00/20]HF[A]–[3.7/3S]–A

512-Mbit DDR2 SDRAM

Final

Table of Contents

1.1

1.2

5.1

5.2

5.3

5.4

5.4.1

5.4.2

5.4.3

5.4.4

5.5

5.6

5.7

6.1

7.1

7.1.1

7.1.2

7.1.3

7.1.4

7.1.5

7.2

7.3

7.4

7.5

7.6

7.6.1

8.1

8.1.1

8.2

8.2.1

8.2.2

8.2.3

8.2.4

8.2.5

8.2.6

8.2.7

9.1

Overview

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Pin Configuration

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

FB-DIMM Input/Output Functional Description

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Block Diagrams

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Jedec

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Advanced Memory Buffer Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Advanced Memory Buffer Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

High-Speed Differential Point-to-Point Link (at 1.5 V) Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . .

DDR2 Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

SMBus Slave Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Channel Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Peak Theoretical Channel Throughput . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Hot-add . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Hot-remove . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Hot-replace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Electrical Characteristics

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

High-Speed Differential Point-to-Point Link Interface

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Differential Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Transition Density in Transmitted Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Jitter and Bit Error Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

De-Emphasis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Electrical Idle (EI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Reference Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

High Speed Serial Link Reference Clocks (SCK, SCK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Spread Spectrum Clocking (SSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Reference Clock Input Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Differential Transmitter Output Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Differential Receiver Input Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Receiver Input Compliance Eye Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Channel Initialization

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

RESET Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Inband Control ‘Signals’ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Channel Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Firmware Transition Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

AMB Internal State Variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Disable State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Training State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Testing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Polling State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Config State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Channel Protocol

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

Southbound Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

Rev. 1.2, 2005-08

08122004-IISJ-Y0AE

Data Sheet

HYS72T[64/128/256]0[00/20]HF[A]–[3.7/3S]–A

512-Mbit DDR2 SDRAM

Final

9.1.1

9.1.2

9.1.3

9.1.3.1

9.1.3.2

9.1.4

9.1.4.1

9.1.4.2

9.1.4.3

9.1.4.4

9.1.4.5

9.1.4.6

9.1.4.7

9.1.4.8

9.1.4.9

9.2

9.2.1

9.2.2

9.2.3

9.2.3.1

9.2.3.2

9.2.3.3

9.2.3.4

9.2.3.5

9.2.3.6

9.2.3.7

9.3

9.3.1

9.3.2

9.3.2.1

9.3.3

9.3.4

10.1

10.2

10.2.1

10.2.2

10.2.3

10.3

10.4

10.4.1

10.4.2

10.4.3

10.5

10.5.1

10.6

10.7

10.8

10.8.1

10.8.2

10.9

Table of Contents

Normal Southbound Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Fail-over Southbound Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Command Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Command Frame with Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Command+Wdata Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Southbound Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

DRAM Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Channel Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

CKE Control Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Soft Channel Reset Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Sync Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

NOP Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Command Delivery Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Concurrent Command Delivery Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Command Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound CRC Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound Idle Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound Alert Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound Data Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

14-bit Lane Northbound Data Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13-bit Lane Fail-over Northbound Data Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13-bit Lane Northbound Data Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13-bit Lane Fail-Over Northbound Data Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

12-bit Lane Northbound Data Frame (Non-ECC Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound Register Data Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound Status Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

DRAM Memory Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Read Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Write Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Write Data FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Simultaneous Read and Write Data Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

DRAM Bus Segment Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Reliability, Availability and Serviceability

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Example Error Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Command Error Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Write Data Error Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Read Error Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Overview of Error Protection, Detection, Correction, and Logging . . . . . . . . . . . . . . . . . . . . . . . . . . .

Error Protection and Detection Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

CRC Logic Used on Normal Southbound Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Fail-over Southbound Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Write and Read Data ECC Error Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Southbound Error Handling at the AMB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Exiting Command Error State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Northbound Error Handling at the AMB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Error Logging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Fail-over Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Fail-over Mode Operation on Southbound Lanes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Fail-over Mode Operation on Northbound Lanes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

AMB Pass-through Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Data Sheet

Rev. 1.2, 2005-08

08122004-IISJ-Y0AE

HYS72T128020HF-3S-A相似产品对比

	HYS72T128020HF-3S-A	HYS72T256020HF-3S-A	HYS72T64000HF-3S-A	HYS72T256020HF-3.7-A	HYS72T128020HF-3.7-A	HYS72T64000HF-3.7-A
描述	DDR DRAM Module, 128MX72, CMOS, GREEN, DIMM-240	DDR DRAM Module, 256MX72, CMOS, GREEN, DIMM-240	DDR DRAM Module, 64MX72, CMOS, GREEN, DIMM-240	DDR DRAM Module, 256MX72, CMOS, GREEN, DIMM-240	DDR DRAM Module, 128MX72, CMOS, GREEN, DIMM-240	DDR DRAM Module, 64MX72, CMOS, GREEN, DIMM-240
是否Rohs认证	符合	符合	符合	符合	符合	符合
零件包装代码	DIMM	DIMM	DIMM	DIMM	DIMM	DIMM
包装说明	DIMM,	DIMM,	DIMM,	DIMM,	DIMM,	DIMM,
针数	240	240	240	240	240	240
Reach Compliance Code	compliant	compliant	compliant	compliant	compliant	compli
ECCN代码	EAR99	EAR99	EAR99	EAR99	EAR99	EAR99
访问模式	DUAL BANK PAGE BURST	DUAL BANK PAGE BURST	SINGLE BANK PAGE BURST	DUAL BANK PAGE BURST	DUAL BANK PAGE BURST	SINGLE BANK PAGE BURST
其他特性	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH
JESD-30 代码	R-XDMA-N240	R-XDMA-N240	R-XDMA-N240	R-XDMA-N240	R-XDMA-N240	R-XDMA-N240
JESD-609代码	e3	e3	e3	e3	e3	e3
内存密度	9663676416 bit	19327352832 bit	4831838208 bit	19327352832 bit	9663676416 bit	4831838208 bi
内存集成电路类型	DDR DRAM MODULE	DDR DRAM MODULE	DDR DRAM MODULE	DDR DRAM MODULE	DDR DRAM MODULE	DDR DRAM MODULE
内存宽度	72	72	72	72	72	72
功能数量	1	1	1	1	1	1
端口数量	1	1	1	1	1	1
端子数量	240	240	240	240	240	240
字数	134217728 words	268435456 words	67108864 words	268435456 words	134217728 words	67108864 words
字数代码	128000000	256000000	64000000	256000000	128000000	64000000
工作模式	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS
组织	128MX72	256MX72	64MX72	256MX72	128MX72	64MX72
封装主体材料	UNSPECIFIED	UNSPECIFIED	UNSPECIFIED	UNSPECIFIED	UNSPECIFIED	UNSPECIFIED
封装代码	DIMM	DIMM	DIMM	DIMM	DIMM	DIMM
封装形状	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR
封装形式	MICROELECTRONIC ASSEMBLY	MICROELECTRONIC ASSEMBLY	MICROELECTRONIC ASSEMBLY	MICROELECTRONIC ASSEMBLY	MICROELECTRONIC ASSEMBLY	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified
自我刷新	YES	YES	YES	YES	YES	YES
最大供电电压 (Vsup)	1.9 V	1.9 V	1.9 V	1.9 V	1.9 V	1.9 V
最小供电电压 (Vsup)	1.7 V	1.7 V	1.7 V	1.7 V	1.7 V	1.7 V
标称供电电压 (Vsup)	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V	1.8 V
表面贴装	NO	NO	NO	NO	NO	NO
技术	CMOS	CMOS	CMOS	CMOS	CMOS	CMOS
端子面层	Matte Tin (Sn)	Matte Tin (Sn)	Matte Tin (Sn)	Matte Tin (Sn)	Matte Tin (Sn)	Matte Tin (Sn)
端子形式	NO LEAD	NO LEAD	NO LEAD	NO LEAD	NO LEAD	NO LEAD
端子位置	DUAL	DUAL	DUAL	DUAL	DUAL	DUAL
处于峰值回流温度下的最长时间	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
厂商名称	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)	-	Infineon(英飞凌)	Infineon(英飞凌)

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