Datasheet> 器件分类 > 存储> 存储> HYB25D512400AFL-6

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HYB25D512400AFL-6: 产品描述DDR DRAM, 128MX4, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60; 产品类别存储存储; 文件大小1MB，共77页; 制造商Infineon(英飞凌); 官网地址http://www.infineon.com/; 标准

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HYB25D512400AFL-6概述

DDR DRAM, 128MX4, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60

HYB25D512400AFL-6规格参数

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
厂商名称	Infineon(英飞凌)
零件包装代码	BGA
包装说明	BGA,
针数	60
Reach Compliance Code	compliant
ECCN代码	EAR99
访问模式	FOUR BANK PAGE BURST
最长访问时间	0.7 ns
其他特性	AUTO/SELF REFRESH
JESD-30 代码	R-PBGA-B60
长度	18 mm
内存密度	536870912 bit
内存集成电路类型	DDR DRAM
内存宽度	4
功能数量	1
端口数量	1
端子数量	60
字数	134217728 words
字数代码	128000000
工作模式	SYNCHRONOUS
最高工作温度	70 °C
最低工作温度
组织	128MX4
封装主体材料	PLASTIC/EPOXY
封装代码	BGA
封装形状	RECTANGULAR
封装形式	GRID ARRAY
峰值回流温度（摄氏度）	NOT SPECIFIED
认证状态	Not Qualified
自我刷新	YES
最大供电电压 (Vsup)	2.7 V
最小供电电压 (Vsup)	2.3 V
标称供电电压 (Vsup)	2.5 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子形式	BALL
端子位置	BOTTOM
处于峰值回流温度下的最长时间	NOT SPECIFIED
宽度	10 mm

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HYB25D512400/800/160AT(L)/AC(L)

512-MBit Double Data Rata SDRAM

Preliminary Version 12/01

Features

CAS Latency and Frequency

CAS Latency

2.5

Maximum Operating Frequency (MHz)

DDR200

DDR266A

DDR333

-8

-7

-6

100

133

125

143

166

•

• Double data rate architecture: two data transfers

per clock cycle

• Bidirectional data strobe (DQS) is transmitted

and received with data, to be used in capturing

data at the receiver

• DQS is edge-aligned with data for reads and is

center-aligned with data for writes

• Differential clock inputs (CK and CK)

• Four internal banks for concurrent operation

• Data mask (DM) for write data

• DLL aligns DQ and DQS transitions with CK

•

transitions

Commands entered on each positive CK edge;

data and data mask referenced to both edges of

DQS

Burst Lengths: 2, 4, or 8

CAS Latency: (1.5), 2, 2.5, 3

Auto Precharge option for each burst access

Auto Refresh and Self Refresh Modes

7.8µs Maximum Average Periodic Refresh

Interval

2.5V (SSTL_2 compatible) I/O

DDQ

= 2.5V

0.2V

= 2.5V

0.2V

TSOP66 package

60 balls BGA w/ 3 depop rows (“chipsize pack-

age”) 18mm x 10mm.

Description

The 512Mb DDR SDRAM is a high-speed CMOS,

dynamic random-access memory containing 536,870,912

bits. It is internally configured as a quad-bank DRAM.

The 512Mb DDR SDRAM uses a double-data-rate archi-

tecture to achieve high-speed operation. The double data

rate architecture is essentially a

prefetch architecture

with an interface designed to transfer two data words per

clock cycle at the I/O pins. A single read or write access

for the 512Mb DDR SDRAM effectively consists of a sin-

gle

2n-bit

wide, one clock cycle data transfer at the inter-

nal DRAM core and two corresponding n-bit wide, one-

half-clock-cycle data transfers at the I/O pins.

A bidirectional data strobe (DQS) is transmitted externally,

along with data, for use in data capture at the receiver.

DQS is a strobe transmitted by the DDR SDRAM during

Reads and by the memory controller during Writes. DQS

is edge-aligned with data for Reads and center-aligned

with data for Writes.

The 512Mb DDR SDRAM operates from a differential

clock (CK and CK; the crossing of CK going HIGH and CK

going LOW is referred to as the positive edge of CK).

Commands (address and control signals) are registered at

every positive edge of CK. Input data is registered on both

edges of DQS, and output data is referenced to both

edges of DQS, as well as to both edges of CK.

Read and write accesses to the DDR SDRAM are burst

oriented; accesses start at a selected location and con-

tinue for a programmed number of locations in a pro-

grammed sequence. Accesses begin with the registration

of an Active command, which is then followed by a Read

or Write command. The address bits registered coincident

with the Active command are used to select the bank and

row to be accessed. The address bits registered coinci-

dent with the Read or Write command are used to select

the bank and the starting column location for the burst

access.

The DDR SDRAM provides for programmable Read or

Write burst lengths of 2, 4 or 8 locations. An Auto Pre-

charge function may be enabled to provide a self-timed

row precharge that is initiated at the end of the burst

access.

As with standard SDRAMs, the pipelined, multibank archi-

tecture of DDR SDRAMs allows for concurrent operation,

thereby providing high effective bandwidth by hiding row

precharge and activation time.

An auto refresh mode is provided along with a power-sav-

ing power-down mode. All inputs are compatible with the

JEDEC Standard for SSTL_2. All outputs are SSTL_2,

Class II compatible.

Note:

The functionality described and the timing specifi-

cations included in this data sheet are for the DLL Enabled

mode of operation.

12/01

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HYB25D512400AFL-6相似产品对比

	HYB25D512400AFL-6	HYB25D512400ACL-6	HYB25D512160AC-6	HYB25D512800ACL-6	HYB25D512800AC-6	HYB25D512160AF-6	HYB25D512800AFL-6	HYB25D512160AFL-6	HYB25D512160ACL-6	HYB25D512800AF-6
描述	DDR DRAM, 128MX4, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 128MX4, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 32MX16, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 32MX16, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 32MX16, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 32MX16, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60	DDR DRAM, 64MX8, 0.7ns, CMOS, PBGA60, 18 X 10 MM, FBGA-60
是否无铅	不含铅	含铅	含铅	含铅	含铅	不含铅	不含铅	不含铅	含铅	不含铅
是否Rohs认证	符合	不符合	不符合	不符合	不符合	符合	符合	符合	不符合	符合
零件包装代码	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA
包装说明	BGA,	BGA,	BGA,	BGA,	BGA,	BGA,	BGA,	BGA,	BGA,	BGA,
针数	60	60	60	60	60	60	60	60	60	60
Reach Compliance Code	compliant	compliant	compliant	compliant	compliant	compliant	compliant	compliant	compli	compli
ECCN代码	EAR99	EAR99	EAR99	EAR99	EAR99	EAR99	EAR99	EAR99	EAR99	EAR99
访问模式	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST
最长访问时间	0.7 ns	0.7 ns	0.7 ns	0.7 ns	0.7 ns	0.7 ns	0.7 ns	0.7 ns	0.7 ns	0.7 ns
其他特性	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH
JESD-30 代码	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60	R-PBGA-B60
长度	18 mm	18 mm	18 mm	18 mm	18 mm	18 mm	18 mm	18 mm	18 mm	18 mm
内存密度	536870912 bit	536870912 bit	536870912 bit	536870912 bit	536870912 bit	536870912 bit	536870912 bit	536870912 bit	536870912 bi	536870912 bi
内存集成电路类型	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM
内存宽度	4	4	16	8	8	16	8	16	16	8
功能数量	1	1	1	1	1	1	1	1	1	1
端口数量	1	1	1	1	1	1	1	1	1	1
端子数量	60	60	60	60	60	60	60	60	60	60
字数	134217728 words	134217728 words	33554432 words	67108864 words	67108864 words	33554432 words	67108864 words	33554432 words	33554432 words	67108864 words
字数代码	128000000	128000000	32000000	64000000	64000000	32000000	64000000	32000000	32000000	64000000
工作模式	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS
最高工作温度	70 °C	70 °C	70 °C	70 °C	70 °C	70 °C	70 °C	70 °C	70 °C	70 °C
组织	128MX4	128MX4	32MX16	64MX8	64MX8	32MX16	64MX8	32MX16	32MX16	64MX8
封装主体材料	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA	BGA
封装形状	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR	RECTANGULAR
封装形式	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY	GRID ARRAY
峰值回流温度（摄氏度）	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
认证状态	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified	Not Qualified
自我刷新	YES	YES	YES	YES	YES	YES	YES	YES	YES	YES
最大供电电压 (Vsup)	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V	2.7 V
最小供电电压 (Vsup)	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V	2.3 V
标称供电电压 (Vsup)	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V	2.5 V
表面贴装	YES	YES	YES	YES	YES	YES	YES	YES	YES	YES
技术	CMOS	CMOS	CMOS	CMOS	CMOS	CMOS	CMOS	CMOS	CMOS	CMOS
温度等级	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL
端子形式	BALL	BALL	BALL	BALL	BALL	BALL	BALL	BALL	BALL	BALL
端子位置	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
宽度	10 mm	10 mm	10 mm	10 mm	10 mm	10 mm	10 mm	10 mm	10 mm	10 mm
厂商名称	Infineon(英飞凌)	-	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)	Infineon(英飞凌)

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