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HY5DW283222AF: 产品描述128M(4Mx32) GDDR SDRAM; 文件大小318KB，共28页; 制造商SK Hynix(海力士); 官网地址http://www.hynix.com/eng/

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HY5DW283222AF概述

128M(4Mx32) GDDR SDRAM

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HY5DW283222AF

128M(4Mx32) GDDR SDRAM

HY5DW283222AF

This document is a general product description and is subject to change without notice. Hynix Electronics does not assume any respon-

sibility for use of circuits described. No patent licenses are implied.

Rev. 0.5 / Jun. 2004

HY5DW283222AF

PIN DESCRIPTION

CK, /CK

TYPE

Input

DESCRIPTION

Clock: CK and /CK are differential clock inputs. All address and control input signals are

sampled on the crossing of the positive edge of CK and negative edge of /CK. Output

(read) data is referenced to the crossings of CK and /CK (both directions of crossing).

Clock Enable: CKE HIGH activates, and CKE LOW deactivates internal clock signals, and

device input buffers and output drivers. Taking CKE LOW provides PRECHARGE POWER

DOWN and SELF REFRESH operation (all banks idle), or ACTIVE POWER DOWN (row

ACTIVE in any bank). CKE is synchronous for POWER DOWN entry and exit, and for SELF

REFRESH entry. CKE is asynchronous for SELF REFRESH exit, and for output disable. CKE

must be maintained high throughout READ and WRITE accesses. Input buffers, excluding

CK, /CK and CKE are disabled during POWER DOWN. Input buffers, excluding CKE are

disabled during SELF REFRESH. CKE is an SSTL_2 input, but will detect an LVCMOS LOW

level after Vdd is applied.

Chip Select : Enables or disables all inputs except CK, /CK, CKE, DQS and DM. All com-

mands are masked when CS is registered high. CS provides for external bank selection on

systems with multiple banks. CS is considered part of the command code.

Bank Address Inputs: BA0 and BA1 define to which bank an ACTIVE, Read, Write or PRE-

CHARGE command is being applied.

Address Inputs: Provide the row address for ACTIVE commands, and the column address

and AUTO PRECHARGE bit for READ/WRITE commands, to select one location out of the

memory array in the respective bank. A8 is sampled during a precharge command to

determine whether the PRECHARGE applies to one bank (A8 LOW) or all banks (A8

HIGH). If only one bank is to be precharged, the bank is selected by BA0, BA1. The

address inputs also provide the op code during a MODE REGISTER SET command. BA0

and BA1 define which mode register is loaded during the MODE REGISTER SET command

(MRS or EMRS).

Command Inputs: /RAS, /CAS and /WE (along with /CS) define the command being

entered.

Input Data Mask: DM(0~3) is an input mask signal for write data. Input data is masked

when DM is sampled HIGH along with that input data during a WRITE access. DM is sam-

pled on both edges of DQS. Although DM pins are input only, the DM loading matches the

DQ and DQS loading. DM0 corresponds to the data on DQ0-Q7; DM1 corresponds to the

data on DQ8-Q15; DM2 corresponds to the data on DQ16-Q23; DM3 corresponds to the

data on DQ24-Q31.

Data Strobe: Output with read data, input with write data. Edge aligned with read data,

centered in write data. Used to capture write data. DQS0 corresponds to the data on

DQ0-Q7; DQS1 corresponds to the data on DQ8-Q15; DQS2 corresponds to the data on

DQ16-Q23; DQS3 corresponds to the data on DQ24-Q31

Data input / output pin : Data Bus

Power supply for internal circuits and input buffers.

Power supply for output buffers for noise immunity.

Reference voltage for inputs for SSTL interface.

No connection.

CKE

Input

/CS

Input

BA0, BA1

Input

A0 ~ A11

Input

/RAS, /CAS, /WE

Input

DM0 ~ DM3

Input

DQS0 ~ DQS3

I/O

DQ0 ~ DQ31

DDQ

SSQ

REF

I/O

Supply

Rev. 0.5 / Jun. 2004

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	HY5DW283222AF	HY5DW283222AF-36	HY5DW283222AF-25	HY5DW283222AF-28	HY5DW283222AF-4
描述	128M(4Mx32) GDDR SDRAM	128M(4Mx32) GDDR SDRAM	128M(4Mx32) GDDR SDRAM	128M(4Mx32) GDDR SDRAM	128M(4Mx32) GDDR SDRAM
是否Rohs认证	-	不符合	不符合	不符合	不符合
厂商名称	-	SK Hynix(海力士)	SK Hynix(海力士)	SK Hynix(海力士)	SK Hynix(海力士)
零件包装代码	-	BGA	BGA	BGA	BGA
包装说明	-	TFBGA,	TFBGA, BGA144,12X12,32	TFBGA, BGA144,12X12,32	TFBGA, BGA144,12X12,32
针数	-	144	144	144	144
Reach Compliance Code	-	unknow	unknow	unknow	unknow
ECCN代码	-	EAR99	EAR99	EAR99	EAR99
访问模式	-	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST	FOUR BANK PAGE BURST
最长访问时间	-	0.6 ns	0.6 ns	0.6 ns	0.6 ns
其他特性	-	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH	AUTO/SELF REFRESH
JESD-30 代码	-	S-PBGA-B144	S-PBGA-B144	S-PBGA-B144	S-PBGA-B144
长度	-	12 mm	12 mm	12 mm	12 mm
内存密度	-	134217728 bi	134217728 bi	134217728 bi	134217728 bi
内存集成电路类型	-	DDR DRAM	DDR DRAM	DDR DRAM	DDR DRAM
内存宽度	-	32	32	32	32
功能数量	-	1	1	1	1
端口数量	-	1	1	1	1
端子数量	-	144	144	144	144
字数	-	4194304 words	4194304 words	4194304 words	4194304 words
字数代码	-	4000000	4000000	4000000	4000000
工作模式	-	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS	SYNCHRONOUS
最高工作温度	-	70 °C	70 °C	70 °C	70 °C
组织	-	4MX32	4MX32	4MX32	4MX32
封装主体材料	-	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
封装代码	-	TFBGA	TFBGA	TFBGA	TFBGA
封装形状	-	SQUARE	SQUARE	SQUARE	SQUARE
封装形式	-	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）	-	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
认证状态	-	Not Qualified	Not Qualified	Not Qualified	Not Qualified
座面最大高度	-	1.2 mm	1.2 mm	1.2 mm	1.2 mm
自我刷新	-	YES	YES	YES	YES
最大供电电压 (Vsup)	-	2.625 V	2.625 V	2.625 V	2.625 V
最小供电电压 (Vsup)	-	2.375 V	2.375 V	2.375 V	2.375 V
标称供电电压 (Vsup)	-	2.5 V	2.5 V	2.5 V	2.5 V
表面贴装	-	YES	YES	YES	YES
技术	-	CMOS	CMOS	CMOS	CMOS
温度等级	-	COMMERCIAL	COMMERCIAL	COMMERCIAL	COMMERCIAL
端子形式	-	BALL	BALL	BALL	BALL
端子节距	-	0.8 mm	0.8 mm	0.8 mm	0.8 mm
端子位置	-	BOTTOM	BOTTOM	BOTTOM	BOTTOM
处于峰值回流温度下的最长时间	-	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED	NOT SPECIFIED
宽度	-	12 mm	12 mm	12 mm	12 mm
最大时钟频率 (fCLK)	-	-	400 MHz	357 MHz	250 MHz
I/O 类型	-	-	COMMON	COMMON	COMMON
交错的突发长度	-	-	2,4,8	2,4,8	2,4,8
输出特性	-	-	3-STATE	3-STATE	3-STATE
封装等效代码	-	-	BGA144,12X12,32	BGA144,12X12,32	BGA144,12X12,32
电源	-	-	1.8,2.5 V	1.8,2.5 V	1.8,2.5 V
刷新周期	-	-	4096	4096	4096
连续突发长度	-	-	2,4,8	2,4,8	2,4,8
最大待机电流	-	-	0.035 A	0.03 A	0.025 A
最大压摆率	-	-	0.9 mA	0.8 mA	0.6 mA

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