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5962D005361TUC

产品描述Standard SRAM, 512KX8, 25ns, CMOS, CDFP36, BOTTOM BRAZED, CERAMIC, FP-36
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文件大小276KB,共16页
制造商Cobham Semiconductor Solutions
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5962D005361TUC概述

Standard SRAM, 512KX8, 25ns, CMOS, CDFP36, BOTTOM BRAZED, CERAMIC, FP-36

5962D005361TUC规格参数

参数名称属性值
厂商名称Cobham Semiconductor Solutions
零件包装代码DFP
包装说明DFP,
针数36
Reach Compliance Codeunknown
ECCN代码3A001.A.2.C
最长访问时间25 ns
JESD-30 代码R-CDFP-F36
JESD-609代码e4
内存密度4194304 bit
内存集成电路类型STANDARD SRAM
内存宽度8
功能数量1
端子数量36
字数524288 words
字数代码512000
工作模式ASYNCHRONOUS
最高工作温度125 °C
最低工作温度-55 °C
组织512KX8
封装主体材料CERAMIC, METAL-SEALED COFIRED
封装代码DFP
封装形状RECTANGULAR
封装形式FLATPACK
并行/串行PARALLEL
认证状态Not Qualified
筛选级别MIL-PRF-38535 Class T
座面最大高度3.048 mm
最大供电电压 (Vsup)5.5 V
最小供电电压 (Vsup)4.5 V
标称供电电压 (Vsup)5 V
表面贴装YES
技术CMOS
温度等级MILITARY
端子面层GOLD
端子形式FLAT
端子节距1.27 mm
端子位置DUAL
总剂量10k Rad(Si) V
宽度12.192 mm
Base Number Matches1

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Standard Products
Data Sheet
February, 2003
QCOTS
TM
UT9Q512 512K x 8 SRAM
FEATURES
20ns maximum (5 volt supply) address access time
Asynchronous operation for compatibility with industry-
standard 512K x 8 SRAMs
TTL compatible inputs and output levels, three-state
bidirectional data bus
Typical radiation performance
- Total dose: 50krads
- >100krads(Si), for any orbit, using Aeroflex UTMC
patented shielded package
- SEL Immune >80 MeV-cm
2
/mg
- LET
TH
(0.25) = >10 MeV-cm
2
/mg
- Saturated Cross Section (cm
2
) per bit, 5.0E-9
-<1E-8 errors/bit-day, Adams to 90% geosynchronous
heavy ion
Packaging options:
- 36-lead ceramic flatpack (weight 3.42 grams)
- 36-lead flatpack shielded (weight 10.77 grams)
Standard Microcircuit Drawing 5962-00536
- QML T and Q compliant part
INTRODUCTION
The QCOTS
TM
UT9Q512 Quantified Commercial Off-the-
Shelf product is a high-performance CMOS static RAM
organized as 524,288 words by 8 bits. Easy memory expansion
is provided by an active LOW Chip Enable (E), an active LOW
Output Enable (G), and three-state drivers. This device has a
power-down feature that reduces power consumption by more
than 90% when deselected
.
Writing to the device is accomplished by taking Chip Enable
one (E) input LOW and Write Enable (W) inputs LOW. Data on
the eight I/O pins (DQ
0
through DQ
7
) is then written into the
location specified on the address pins (A
0
through A
18
). Reading
from the device is accomplished by taking Chip Enable one (E)
and Output Enable (G) LOW while forcing Write Enable (W)
HIGH. Under these conditions, the contents of the memory
location specified by the address pins will appear on the I/O pins.
The eight input/output pins (DQ
0
through DQ
7
) are placed in a
high impedance state when the device is deselected (E) HIGH),
the outputs are disabled (G HIGH), or during a write operation
(E LOWand W LOW).
Clk. Gen.
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
Pre-Charge Circuit
Row Select
Memory Array
1024 Rows
512x8 Columns
I/O Circuit
Column Select
Data
Control
CLK
Gen.
A10
A11
A12
A13
A14
A15
A16
A17
A18
DQ
0
- DQ
7
E
W
G
Figure 1. UT9Q512 SRAM Block Diagram
1
新驱动力MM32F103测试(九)求助实验中出现的问题
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