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SIS5595: 产品描述Pentium PCI System I/O Chipset; 文件大小2MB，共216页; 制造商ETC

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SIS5595概述

Pentium PCI System I/O Chipset

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SiS5595 PCI System I/O Chipset

Pentium PCI System I/O Chipset

SiS5595

Preliminary

Rev. 2.0

Nov. 02, 1998

This specification is subject to change without notice. Silicon Integrated Systems

Corporation assumes no responsibility for any errors contained herein.

SiS5595 PCI System I/O Chipset

Contents

FEATURES ....................................................................................................... 1

1.1

1.2

2.1

2.2

3.1

3.1.1

3.1.2

3.1.3

3.1.4

3.2

3.2.1

3.2.2

3.3

3.3.1

3.3.2

3.4

3.5

3.5.1

3.5.2

3.5.3

3.5.4

3.5.5

3.5.6

3.6

3.6.1

3.7

3.7.1

3.7.2

3.7.3

3.8

3.8.1

3.8.2

3.8.3

3.8.4

3.8.5

SiS5595 PCI SYSTEM I/O.................................................................... 1

FUNCTIONAL BLOCK DIAGRAM ........................................................ 4

SiS5595 PIN ASSIGNMENT (TOP VIEW) ............................................ 6

SiS5595 CHIP ALPHABETICAL PIN LIST ............................................ 7

PCI BUS INTERFACE .......................................................................... 9

PCI TO ISA BUS BRIDGE ............................................................ 9

DISTRIBUTED DMA (DDMA)...................................................... 11

PC/PCI DMA ............................................................................... 12

SERIAL IRQ (SIRQ).................................................................... 12

ACPI /LEGACY PMU .......................................................................... 15

ADVANCED CONFIGURATION AND POWER INTERFACE

(ACPI) …………………………………………………………………..15

POWER MANAGEMENT UNIT................................................... 33

SMBUS FUNCTIONAL DESCRIPTIONS............................................ 36

SMBUS HOST MASTER INTERFACE........................................ 36

SMBUS HOST SLAVE INTERFACE........................................... 36

USB INTERFACE ............................................................................... 37

DATA ACQUISITION MODULE (DAM)............................................... 38

GENERAL DESCRIPTION.......................................................... 38

POWER SUPPLY VOLTAGE MONITORING.............................. 39

FAN SPEED MONITORING........................................................ 39

THE ROUND-ROBIN SAMPLING CYCLE .................................. 40

INTERFACE REGISTER BLOCK................................................ 41

INTERNAL REGISTERS............................................................. 41

INTEGRATED REAL TIME CLOCK (RTC) ......................................... 41

REAL TIME CLOCK MODULE.................................................... 41

AUTOMATIC POWER CONTROL MODULE...................................... 44

APC REGISTERS....................................................................... 45

APC FUNCTIONS....................................................................... 45

S3 (STR) FUNCTION RELATED SIGNALS ................................ 50

INTEGRATED KEYBOARD CONTROLLER....................................... 52

STATUS REGISTER................................................................... 52

INPUT/OUTPUT BUFFER .......................................................... 53

INTERNAL OUTPUT PORT DEFINITIONS................................. 53

KEYBOARD INTERNAL BIOS COMMANDS ( I/O PORT 64H ) .. 54

PASSWORD SECURITY AND KEYBOARD POWER UP

Silicon Integrated Systems Corporation

PIN ASSIGNMENT (TOP VIEW)....................................................................... 6

FUNCTIONAL DESCRIPTION .......................................................................... 9

Preliminary V2.0 Nov. 2, 1998

SiS5595 PCI System I/O Chipset

FUNCTIONS ............................................................................... 56

RELATED PCI TO ISA BRIDGE CONFIGURATION REGISTERS

………………………………………………………………………… 58

ISA BUS INTERFACE ........................................................................ 59

ISA BUS CONTROLLER ............................................................ 59

DMA CONTROLLER................................................................... 59

INTERRUPT CONTROLLER ...................................................... 59

INTERRUPT STEERING ............................................................ 60

TIMER/COUNTER ...................................................................... 61

SYSTEM RESET ................................................................................ 61

PCI/ISA BUS INTERFACE ................................................................. 63

PCI BUS + CPU INTERFACE............................................................. 65

KBC + MISC. ...................................................................................... 67

USB CONTROLLER........................................................................... 72

RTC .................................................................................................... 73

DATA ACQUISITION INTERFACE ..................................................... 75

POWER PINS..................................................................................... 76

3.8.6

3.9

3.9.1

3.9.2

3.9.3

3.9.4

3.9.5

3.10

4.1

4.2

4.3

4.4

4.5

4.6

4.7

PIN DESCRIPTIONS....................................................................................... 63

HARDWARE TRAP ......................................................................................... 77

6.1

6.2

6.2.1

6.2.2

6.2.3

6.2.4

6.3

6.4

6.5

6.6

6.6.1

6.6.2

6.7

6.7.1

6.8

PCI TO ISA BRIDGE CONFIGURATION REGISTERS ...................... 79

LEGACY ISA REGISTERS................................................................. 80

DMA REGISTERS ...................................................................... 80

INTERRUPT CONTROLLER REGISTERS................................. 82

TIMER REGISTERS ................................................................... 82

OTHER REGISTERS.................................................................. 82

PMU CONFIGURATION REGISTERS ............................................... 83

ACPI CONFIGURATION REGISTERS ............................................... 84

SMBUS IO REGISTERS..................................................................... 85

USB OPENHCI HOST CONTROLLER CONFIGURATION SPACE.... 85

USB CONFIGURATION SPACE (FUNCTION 2) ........................ 85

HOST CONTROLLER OPERATIONAL REGISTERS ................. 86

AUTOMATIC POWER CONTROL (APC) REGISTERS ...................... 87

RTC REGISTERS....................................................................... 87

DATA ACQUISITION MODULE (DAM) INTERNAL REGISTERS....... 88

PCI TO ISA BRIDGE CONFIGURATION REGISTERS ...................... 89

PMU CONFIGURATION REGISTERS ............................................. 111

ACPI CONFIGURATION REGISTERS ............................................. 134

SMBUS IO REGISTERS................................................................... 153

THE DATA ACQUISITION MODULE INTERNAL REGISTERS ........ 160

Silicon Integrated Systems Corporation

7.1

7.2

7.3

7.4

7.5

Preliminary V2.0 Nov. 2, 1998

SiS5595 PCI System I/O Chipset

Figures

FIGURE 1.2-1 FUNCTIONAL BLOCK DIAGRAM .................................................... 4

FIGURE 2.1-1 PIN ASSIGNMENT (TOP VIEW) ...................................................... 6

FIGURE 3.1-1 PCI ISA DELAY TRANSACTION.................................................... 10

FIGURE 3.1-2 START FRAME TIMING WITH SOURCE SAMPLED A LOW PULSE

ON SMI# .......................................................................................... 13

FIGURE 3.1-3 STOP FRAME TIMING WITH HOST USING 17 SIRQ# SAMPLING

PERIOD ........................................................................................... 13

FIGURE 3.2-1 GLOBAL SYSTEM STATE DIAGRAM............................................ 16

FIGURE 3.2-2 WAKE UP EVENTS IN S1 / S2....................................................... 18

FIGURE 3.2-3 5595'S TIMING DIAGRAM IN S2 STATE ....................................... 18

FIGURE 3.2-4 NORTH BRIDGE/5595'S TIMING DIAGRAM IN S3 STATE ........... 19

FIGURE 3.2-5 STPCLK# THROTTLING & PERFORMANCE ................................ 22

FIGURE 3.2-6 PROCESSOR POWER STATE DIAGRAM..................................... 23

FIGURE 3.2-7 STPCLK# SOURCE ....................................................................... 24

FIGURE 3.2-8 THERMAL DETECTION LOGIC ..................................................... 25

FIGURE 3.2-9 SCI / SMI# EVENTS OVERVIEW .................................................. 27

FIGURE 3.2-10 GENERAL PURPOSE TIMER LOGIC .......................................... 28

FIGURE 3.2-11 GPIO LOGIC ................................................................................ 29

FIGURE 3.4-1 USB SYSTEM BLOCK DIAGRAM .................................................. 38

FIGURE 3.5-1 DATA ACQUISITION MODULE BLOCK DIAGRAM ....................... 39

FIGURE 3.6-1 RTC MODULE BLOCK DIAGRAM.................................................. 42

FIGURE 3.6-2 ADDRESS MAP OF THE STANDARD BANK................................. 43

FIGURE 3.6-3 BLOCK DIAGRAM OF RTC............................................................ 44

FIGURE 3.7-1 TYPICAL TIMING SEQUENCE ON THE POWER CONTROL

RELATED SIGNALS ...................................................................... 45

FIGURE 3.7-2 POWER UP REQUEST EVENTS................................................... 47

FIGURE 3.7-3 POWER BUTTON ON EVENT ....................................................... 47

FIGURE 3.7-4 RING UP EVENT............................................................................ 48

FIGURE 3.7-5 POWER MANAGE EVENT 1.......................................................... 49

FIGURE 3.7-6 POWER MANAGE EVENT 0.......................................................... 49

FIGURE 3.7-7 POWER DOWN REQUEST EVE.................................................... 50

FIGURE 3.9-1 INTERRUPT ROUTER IRX ............................................................ 61

FIGURE 3.10-1 TIMING SEQUENCE FOR POWER-ON PROCESS..................... 62

FIGURE 3.10-2 TIMING FOR GENERATING INIT#/CPURST# ............................. 62

FIGURE 5-1 BLOCK DIAGRAM FOR GENERATING CORE FREQUENCY....... 78

FIGURE 8.1-1 SiS5595 INTERNAL POWER PLANES ........................................ 198

FIGURE 8.5-1 DMA CYCLES .............................................................................. 204

FIGURE 8.5-2 THE AC TIMING DIAGRAM OF PCI TO ISA BUS CYCLES......... 206

FIGURE 8.5-3 MISCELLANEOUS TIMING .......................................................... 209

FIGURE 9.2-1 SiS5595 PACKAGE SPECIFICATION.......................................... 209

Preliminary V2.0 Nov. 2, 1998

Silicon Integrated Systems Corporation

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