4GB, 8GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Features
DDR2 SDRAM RDIMM
MT36HTJ51272 – 4GB
MT36HTS51272(P) – 4GB
MT36HTS1G72(P) – 8GB
For the latest data sheets, refer to Micron’s Web site:
www.micron.com
Features
• 240-pin, registered dual in-line memory module
(RDIMM)
• Fast data transfer rates: PC2-3200, PC2-4200,
or PC2-5300
• Densities
–
4GB (512 Meg x 72)
•
1Gb stacked (HTJ)
•
2Gb TwinDie™ (HTS)
–
8GB (1 Gig x 72)
•
4Gb TwinDie
• Supports ECC error detection and correction
• V
DD
= V
DD
Q = +1.8V
• V
DDSPD
= +1.7V to +3.6V
• JEDEC-standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
•
4n-bit
prefetch architecture
• Dual rank
• Multiple internal device banks for concurrent
operation
• Programmable CAS# latency (CL)
• Posted CAS# additive latency (AL)
• WRITE latency = READ latency - 1
t
CK
• Programmable burst lengths: 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
Figure 1:
240-Pin RDIMM (MO-237 R/C K)
PCB height: 30mm (1.18in)
Options
• Parity
• Operating temperature
1
–
Commercial (0°C
≤
T
A
≤
+70°C)
–
Industrial (–40°C
≤
T
A
≤
+85°C)
• Package
–
240-pin DIMM (Pb-free)
• Frequency/CAS latency
2
–
3.0ns @ CL = 5 (DDR2-667)
–
3.75ns @ CL = 4 (DDR2-533)
–
5.0ns @ CL = 3 (DDR2-400)
• PCB height
–
30mm (1.18in)
Marking
P
None
I
Y
-667
-53E
-40E
Notes: 1. Contact Micron for industrial temperature
module offerings.
2. CL = CAS (READ) latency; registered mode
will add one clock cycle to CL.
Table 1:
Speed
Grade
-667
-53E
-40E
Key Timing Parameters
Data Rate (MT/s)
Industry Nomenclature
PC2-5300
PC2-4200
PC2-3200
CL = 5
667
–
–
CL = 4
533
533
400
CL = 3
400
400
400
t
RCD
t
RP
t
RC
(ns)
15
15
15
(ns)
15
15
15
(ns)
55
55
55
PDF: 09005aef822553c2/Source: 09005aef822553af
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1
Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2003 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice. Specifications discussed herein
are subject to change without notice. This product is sold “as is” and is delivered with no guarantees or warranties, express
or implied.
4GB, 8GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Features
Table 2:
Parameter
Refresh count
Row address
Device bank address
Device page size per bank
Device configuration
Column address
Module rank address
Addressing
4GB (HTJ)
8K
16K (A0–A13)
8 (BA0–BA2)
1KB
1Gb (256 Meg x 4)
2K (A0–A9, A11)
2 (S0#, S1#)
4GB (HTS)
8K
16K (A0–A13)
8 (BA0–BA2)
1KB
2Gb TwinDie (512 Meg x 4)
2K (A0–A9, A11)
2 (S0#, S1#)
8GB
8K
32K (A0–A14)
8 (BA0–BA2)
1KB
4Gb TwinDie
(1,024 Meg x 4)
2K (A0–A9, A11)
2 (S0#, S1#)
Table 3:
Part Numbers and Timing Parameters - 4GB (HTJ) Modules
Base device: MT47H512M4SBT
1
, 1Gb stacked DDR2 SDRAM
Module
Density
4GB
4GB
Module
Bandwidth
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
4-4-4
3-3-3
Part Number
2
MT36HTJ51272Y-53E__
MT36HTJ51272Y-40E__
Configuration
512 Meg x 72
512 Meg x 72
Table 4:
Part Numbers and Timing Parameters - 4GB (HTS) Modules
Base device: MT47H512M4THN
1
, 2Gb TwinDie DDR2 SDRAM
Module
Density
4GB
4GB
4GB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
3-3-3
Part Number
2
MT36HTS51272Y(P)-667__
MT36HTS51272Y(P)-53E__
MT36HTS51272(P)Y-40E__
Configuration
512 Meg x 72
512 Meg x 72
512 Meg x 72
Table 5:
Part Numbers and Timing Parameters - 8GB Modules
Base device: MT47H1GM4THM
1
, 4Gb TwinDie DDR2 SDRAM
Module
Density
8GB
8GB
8GB
Module
Bandwidth
5.3 GB/s
4.3 GB/s
3.2 GB/s
Memory Clock/
Data Rate
3.0ns/667 MT/s
3.75ns/533 MT/s
5.0ns/400 MT/s
Latency
(CL-
t
RCD-
t
RP)
5-5-5
4-4-4
3-3-3
Part Number
2
MT36HTS1G72(P)Y-667__
MT36HTS1G72(P)Y-53E__
MT36HTS1G72(P)Y-40E__
Notes:
Configuration
1 Gig x 72
1 Gig x 72
1 Gig x 72
1. Contact Micron for base device data sheets.
2. All part numbers end with a two-place code (not shown), designating component and PCB
revisions. Consult factory for current revision codes. Example: MT36HTS51272Y-667A1.
PDF: 09005aef822553c2/Source: 09005aef822553af
HTJ_S36C512_1Gx72.fm - Rev. F 5/07 EN
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4GB, 8GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Pin Assignments and Descriptions
Pin Assignments and Descriptions
Table 6:
Pin Assignments
240-Pin RDIMM Front
Pin Symbol Pin
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
V
REF
V
SS
DQ0
DQ1
V
SS
DQS0#
DQS0
V
SS
DQ2
DQ3
V
SS
DQ8
DQ9
V
SS
DQS1#
DQS1
V
SS
RESET#
NC
V
SS
DQ10
DQ11
V
SS
DQ16
DQ17
V
SS
DQS2#
DQS2
V
SS
DQ18
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
Symbol
DQ19
V
SS
DQ24
DQ25
V
SS
DQS3#
DQS3
V
SS
DQ26
DQ27
V
SS
CB0
CB1
V
SS
DQS8#
DQS8
V
SS
CB2
CB3
V
SS
V
DD
Q
CKE0
V
DD
BA2
E
RR
_O
UT
V
DD
Q
A11
A7
V
DD
A5
Pin Symbol Pin Symbol
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
A4
V
DD
Q
A2
V
DD
V
SS
V
SS
V
DD
P
AR
_I
N
V
DD
A10
BA0
V
DD
Q
WE#
CAS#
V
DD
Q
S1#
ODT1
V
DD
Q
V
SS
DQ32
DQ33
V
SS
DQS4#
DQS4
V
SS
DQ34
DQ35
V
SS
DQ40
DQ41
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
V
SS
DQS5#
DQS5
V
SS
DQ42
DQ43
V
SS
DQ48
DQ49
V
SS
SA2
NC
V
SS
DQS6#
DQS6
V
SS
DQ50
DQ51
V
SS
DQ56
DQ57
V
SS
DQS7#
DQS7
V
SS
DQ58
DQ59
V
SS
SDA
SCL
240-Pin RDIMM Back
Pin Symbol Pin Symbol Pin Symbol Pin Symbol
121
V
SS
151
V
SS
181 V
DD
Q 211 DQS14
122
DQ4
152 DQ28 182
A3
212 DQS14#
123
DQ5
153 DQ29 183
A1
213
V
SS
124
V
SS
154
V
SS
184
V
DD
214 DQ46
125 DQS9 155 DQS12 185
CK0
215 DQ47
126 DQS9# 156 DQS12# 186 CK0# 216
V
SS
127
V
SS
157
V
SS
187
V
DD
217 DQ52
128
DQ6
158 DQ30 188
A0
218 DQ53
129
DQ7
159 DQ31 189
V
DD
219
V
SS
130
V
SS
160
V
SS
190
BA1
220
RFU
131 DQ12 161
CB4
191 V
DD
Q 221
RFU
132 DQ13 162
CB5
192 RAS# 222
V
SS
133
V
SS
163
V
SS
193
S0#
223 DQS15
134 DQS10 164 DQS17 194 V
DD
Q 224 DQS15#
135 DQS10# 165 DQS17# 195 ODT0 225
V
SS
136
V
SS
166
V
SS
196
A13
226 DQ54
137
RFU
167
CB6
197
V
DD
227 DQ55
138
RFU
168
CB7
198
V
SS
228
V
SS
139
V
SS
169
V
SS
199 DQ36 229 DQ60
140 DQ14 170 V
DD
Q 200 DQ37 230 DQ61
141 DQ15 171 CKE1 201
V
SS
231
V
SS
142
V
SS
172
V
DD
202 DQS13 232 DQS16
143 DQ20 173
A15
203 DQS13# 233 DQS16#
234
V
SS
144 DQ21 174
A14
204
V
SS
145
V
SS
175 V
DD
Q 205 DQ38 235 DQ62
146 DQS11 176
A12
206 DQ39 236 DQ63
237
V
SS
147 DQS11# 177
A9
207
V
SS
148
V
SS
178
V
DD
208 DQ44 238 V
DDSPD
149 DQ22 179
A8
209 DQ45 239
SA0
240
SA1
150 DQ23 180
A6
210
V
SS
PDF: 09005aef822553c2/Source: 09005aef822553af
HTJ_S36C512_1Gx72.fm - Rev. F 5/07 EN
3
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4GB, 8GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Pin Assignments and Descriptions
Table 7:
Symbol
ODT0, ODT1
Pin Descriptions
Type
Description
Input
On-die termination:
ODT (registered HIGH) enables termination resistance internal to the
(SSTL_18) DDR2 SDRAM. When enabled, ODT is only applied to the following pins: DQ, DQS, DQS#, and
CB. The ODT input will be ignored if disabled via the LOAD MODE command.
CK0, CK0#
Input
Clock:
CK and CK# are differential clock inputs. All address and control input signals are
(SSTL_18) sampled on the crossing of the positive edge of CK and negative edge of CK#. Output data
(DQs and DQS/DQS#) is referenced to the crossings of CK and CK#.
CKE0, CKE1
Input
Clock enable:
CKE (registered HIGH) activates and CKE (registered LOW) deactivates
(SSTL_18) clocking circuitry on the DDR2 SDRAM.
S0#, S1#
Input
Chip select:
S# enables (registered LOW) and disables (registered HIGH) the command
(SSTL_18) decoder.
RAS#, CAS#,
Input
Command inputs:
RAS#, CAS#, and WE# (along with S#) define the command being
WE#
(SSTL_18) entered.
BA0–BA2
Input
Bank address inputs:
BA0–BA2 define to which device bank an ACTIVE, READ, WRITE, or
(SSTL_18) PRECHARGE command is being applied. BA0–BA2 define which mode register, including MR,
EMR, EMR(2), and EMR(3), is loaded during the LOAD MODE command.
A0–A15
Input
Address inputs:
Provide the row address for ACTIVE commands, and the column address
(SSTL_18) and auto precharge bit (A10) for READ/WRITE commands, to select one location out of the
memory array in the respective bank. A10 sampled during a PRECHARGE command
determines whether the PRECHARGE applies to one device bank (A10 LOW, device bank
selected by BA0–BA2) or all device banks (A10 HIGH). The address inputs also provide the op-
code during a LOAD MODE command. 4GB modules are addressed by A0–A13; 8GB modules
by A0–A14, and A15 is required for register parity function.
Input
P
AR
_I
N
Parity bit for the address and control bus.
(SSTL_18)
SCL
Input
Serial clock for presence-detect:
SCL is used to synchronize the presence-detect data
(SSTL_18) transfer to and from the module.
SA0–SA2
Input
Presence-detect address inputs:
These pins are used to configure the presence-detect
(SSTL_18) devices.
RESET#
Input
Asynchronously forces all registered outputs LOW when RESET# is LOW. This signal can be
(LVCMOS) used during power up to ensure that CKE is LOW and DQs are High-Z.
DQS0–DQS17,
I/O
Data strobe:
Output with read data, input with write data for source synchronous
DQS0#–DQS17# (SSTL_18) operation. Edge-aligned with read data, center-aligned with write data. DQS# is only used
when differential data strobe mode is enabled via the LOAD MODE command.
DQ0–DQ63
I/O
Data input/output:
Bidirectional data bus.
(SSTL_18)
CB0–CB7
I/O
Check bits.
(SSTL_18)
SDA
I/O
Serial presence-detect data:
SDA is a bidirectional pin used to transfer addresses and data
(SSTL18) into and out of the presence-detect portion of the module.
Output Parity error found on the address and control bus.
E
RR
_O
UT
(open
drain)
Supply
V
DD
Power supply:
1.8V ±0.1V.
Supply
V
DD
Q
DQ power supply:
1.8V ±0.1V.
Supply
V
REF
SSTL_18 reference voltage.
Vss
Supply
Ground.
Supply
V
DDSPD
Serial EEPROM positive power supply:
+1.7V to +3.6V.
NC
–
No connect:
These pins should be left unconnected.
RFU
–
Reserved for future use.
PDF: 09005aef822553c2/Source: 09005aef822553af
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4GB, 8GB (x72, ECC, DR) 240-Pin DDR2 SDRAM RDIMM
Functional Block Diagram
Functional Block Diagram
Figure 2:
Functional Block Diagram
V
SS
RS0#
RS1#
DQS0
DQS0#
Rank 0 = U1b–U5b, U9b–U16b, U18b–U22b
Rank 1 = U1t–U5t, U9t–U16t, U18t–U22t
DQ0
DQ1
DQ2
DQ3
DQS1
DQS1#
DQ8
DQ9
DQ10
DQ11
DQS2
DQS2#
E
RR
_O
UT
V
SS
S0#
S1#
BA0–BA2
A0–A15
RAS#
CAS#
WE#
CKE0
CKE1
ODT0
ODT1
RESET#
DQS9
DQS9#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
U7
SCL
DQ
DQ
DQ
DQ
U1b
DQ
DQ
DQ
DQ
U1t
DQ4
DQ5
DQ6
DQ7
DQS10
DQS10#
DQ
DQ
DQ
DQ
U22b
DQ
DQ
DQ
DQ
U22t
SPD EEPROM
WP A0
A1
A2
SDA
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
V
SS
SA0 SA1 SA2
DQ
DQ
DQ
DQ
U2b
DQ
DQ
DQ
DQ
U2t
DQ12
DQ13
DQ14
DQ15
DQS11
DQS11#
DQ
DQ
DQ
DQ
U21b
DQ
DQ
DQ
DQ
U21t
U6, U17
P
AR
_I
N
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
R
E
G
I
S
T
E
R
S
RS0#: Rank 0
RS1#: Rank 1
RBA0–RBA2: DDR2 SDRAM
RA0–RA13/RA14: DDR2 SDRAM
RRAS#: DDR2 SDRAM
RCAS#: DDR2 SDRAM
RWE#: DDR2 SDRAM
RCKE0: Rank 0
RCKE1: Rank 1
RODT0: Rank 0
RODT1: Rank 1
DQ16
DQ17
DQ18
DQ19
DQS3
DQS3#
DQ24
DQ25
DQ26
DQ27
DQS8
DQS8#
CB0
CB1
CB2
CB3
DQS4
DQS4#
DQ
DQ
DQ
DQ
U3b
DQ
DQ
DQ
DQ
U3t
DQ20
DQ21
DQ22
DQ23
DQS12
DQS12#
DQ
DQ
DQ
DQ
U20b
DQ
DQ
DQ
DQ
U20t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
U4b
DQ
DQ
DQ
DQ
U4t
DQ28
DQ29
DQ30
DQ31
DQS17
DQS17#
DQ
DQ
DQ
DQ
U19b
DQ
DQ
DQ
DQ
U19t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
U5b
DQ
DQ
DQ
DQ
U5t
CB4
CB5
CB6
CB7
DQS13
DQS13#
DQ
DQ
DQ
DQ
U18b
DQ
DQ
DQ
DQ
U18t
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
DM CS# DQS DQS#
SPD EEPROM
DDR2 SDRAM
DDR2 SDRAM
DDR2 SDRAM
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ32
DQ33
DQ34
DQ35
DQS5
DQS5#
DQ40
DQ41
DQ42
DQ43
DQ
DQ
DQ
DQ
U9b
DQ
DQ
DQ
DQ
U9t
DQ36
DQ37
DQ38
DQ39
DQS14
DQS14#
DQ
DQ
DQ
DQ
U16b
DQ
DQ
DQ
DQ
U16t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
U10b
DQ
DQ
DQ
DQ
U10t
DQ44
DQ45
DQ46
DQ47
DQS15
DQS15#
DQ
DQ
DQ
DQ
U15b
DQ
DQ
DQ
DQ
U15t
U8
CK0
CK0#
RESET#
PLL
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
DDR2 SDRAM x 4
Register x 2
DQS6
DQS6#
DQ48
DQ49
DQ50
DQ51
DQS7
DQS7#
DQ56
DQ57
DQ58
DQ59
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
U11b
DQ
DQ
DQ
DQ
U11t
DQ52
DQ53
DQ54
DQ55
DQS16
DQS16#
DQ
DQ
DQ
DQ
U14b
DQ
DQ
DQ
DQ
U14t
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DM CS# DQS DQS#
DQ
DQ
DQ
DQ
U12b
DQ
DQ
DQ
DQ
U12t
DQ60
DQ61
DQ62
DQ63
DQ
DQ
DQ
DQ
U13b
DQ
DQ
DQ
DQ
U13t
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