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PX-5001-EAT-KFXB-FREQ2: 产品描述ACMOS Output Clock Oscillator, 15MHz Min, 800MHz Max, ROHS COMPLIANT, J-LEADED PACKAGE-4; 产品类别无源元件振荡器; 文件大小420KB，共5页; 制造商Vectron International, Inc.; 官网地址http://www.vectron.com/; 标准

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PX-5001-EAT-KFXB-FREQ2概述

ACMOS Output Clock Oscillator, 15MHz Min, 800MHz Max, ROHS COMPLIANT, J-LEADED PACKAGE-4

参数名称	属性值
是否无铅	不含铅
是否Rohs认证	符合
Reach Compliance Code	compliant
最长下降时间	10 ns
频率调整-机械	NO
频率稳定性	25%
JESD-609代码	e4
制造商序列号	PX-500
安装特点	SURFACE MOUNT
最大工作频率	800 MHz
最小工作频率	15 MHz
最高工作温度	70 °C
最低工作温度
振荡器类型	ACMOS
输出负载	15 pF
物理尺寸	14.2mm x 9.14mm x 4.77mm
最长上升时间	10 ns
最大供电电压	3.465 V
最小供电电压	3.135 V
标称供电电压	3.3 V
表面贴装	YES
最大对称度	60/40 %
端子面层	Gold (Au) - with Nickel (Ni) barrier
Base Number Matches	1

大家中秋国庆8天假期都有什么安排啊: RT，大家都有什么计划？回家？旅游？:lol还是宅着不会有人需要加班吧:funk:...; sint27 聊聊、笑笑、闹闹

WinCE启动慢: 到了Log2Phys: Logical 0x500 -> Physical 0x900很久之后，才会到System ready!...; Alan1987 WindowsCE

【FPGA小技巧】三级逻辑有多快?怎样计算？: w3级逻辑的速度有多快？w布线时延大致可估算为与逻辑时延相等—下面Slice的时延是Tilo，从F,G经过LUT输出的时延TCKO, 时钟到输出的时延；TDICK 时钟到输入的时延；...; eeleader FPGA/CPLD

verilog语法总结: 一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。2、过程性赋值：过程性赋值只出现在always语句中。阻塞...; eeleader FPGA/CPLD

器件捷径: L0 L1 L2 L3 L4 L5 L6 L7 L8 L9 LA LB LC LD LE LF LG LH LI LJ LK LL LM LN LO LP LQ LR LS LT LU LV LW LX LY LZ M0 M1 M2 M3 M4 M5 M6 M7 M8 M9 MA MB MC MD ME MF MG MH MI MJ MK ML MM MN MO MP MQ MR MS MT MU MV MW MX MY MZ N0 N1 N2 N3 N4 N5 N6 N7 N8 NA NB NC ND NE NF NG NH NI NJ NK NL NM NN NO NP NQ NR NS NT NU NV NX NZ O0 O1 O2 O3 OA OB OC OD OE OF OG OH OI OJ OK OL OM ON OP OQ OR OS OT OV OX OY OZ P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 PA PB PC PD PE PF PG PH PI PJ PK PL PM PN PO PP PQ PR PS PT PU PV PW PX PY PZ Q1 Q2 Q3 Q4 Q5 Q6 Q8 Q9 QA QB QC QE QF QG QH QK QL QM QP QR QS QT QV QW QX QY R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 RA RB RC RD RE RF RG RH RI RJ RK RL RM RN RO RP RQ RR RS RT RU RV RW RX RY RZ