UPD424101LA-70L,UPD424101LA-70L pdf中文资料,UPD424101LA-70L引脚图,UPD424101LA-70L电路-Datasheet-电子工程世界

UPD424101LA-70L: 产品描述Nibble Mode DRAM, 4MX1, 70ns, CMOS, PDSO20, 0.300 INCH, PLASTIC, SOJ-26/20; 产品类别存储存储; 文件大小382KB，共16页; 制造商NEC(日电)

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UPD424101LA-70L概述

Nibble Mode DRAM, 4MX1, 70ns, CMOS, PDSO20, 0.300 INCH, PLASTIC, SOJ-26/20

参数名称	属性值
包装说明	0.300 INCH, PLASTIC, SOJ-26/20
Reach Compliance Code	unknown
访问模式	NIBBLE
最长访问时间	70 ns
其他特性	RAS ONLY; CAS BEFORE RAS; HIDDEN REFRESH
JESD-30 代码	R-PDSO-J20
长度	17.4 mm
内存密度	4194304 bit
内存集成电路类型	NIBBLE MODE DRAM
内存宽度	1
功能数量	1
端口数量	1
端子数量	20
字数	4194304 words
字数代码	4000000
工作模式	ASYNCHRONOUS
最高工作温度	70 °C
最低工作温度
组织	4MX1
封装主体材料	PLASTIC/EPOXY
封装代码	SOJ
封装形状	RECTANGULAR
封装形式	SMALL OUTLINE
认证状态	Not Qualified
刷新周期	1024
座面最大高度	3.7 mm
最大供电电压 (Vsup)	5.5 V
最小供电电压 (Vsup)	4.5 V
标称供电电压 (Vsup)	5 V
表面贴装	YES
技术	CMOS
温度等级	COMMERCIAL
端子形式	J BEND
端子节距	1.27 mm
端子位置	DUAL
宽度	7.57 mm
Base Number Matches	1

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器件捷径: L0 L1 L2 L3 L4 L5 L6 L7 L8 L9 LA LB LC LD LE LF LG LH LI LJ LK LL LM LN LO LP LQ LR LS LT LU LV LW LX LY LZ M0 M1 M2 M3 M4 M5 M6 M7 M8 M9 MA MB MC MD ME MF MG MH MI MJ MK ML MM MN MO MP MQ MR MS MT MU MV MW MX MY MZ N0 N1 N2 N3 N4 N5 N6 N7 N8 NA NB NC ND NE NF NG NH NI NJ NK NL NM NN NO NP NQ NR NS NT NU NV NX NZ O0 O1 O2 O3 OA OB OC OD OE OF OG OH OI OJ OK OL OM ON OP OQ OR OS OT OV OX OY OZ P0 P1 P2 P3 P4 P5 P6 P7 P8 P9 PA PB PC PD PE PF PG PH PI PJ PK PL PM PN PO PP PQ PR PS PT PU PV PW PX PY PZ Q1 Q2 Q3 Q4 Q5 Q6 Q8 Q9 QA QB QC QE QF QG QH QK QL QM QP QR QS QT QV QW QX QY R0 R1 R2 R3 R4 R5 R6 R7 R8 R9 RA RB RC RD RE RF RG RH RI RJ RK RL RM RN RO RP RQ RR RS RT RU RV RW RX RY RZ

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